基于MS320C6678的多路同步時鐘信號設計

　　摘要：多核數(shù)字信號處理器(DSP)具有豐富的外設接口，每個外設接口具有各自獨立的參考時鐘。由于多核DSP具有較快的數(shù)據(jù)處理能力，對外設接口的時鐘要求較高。當多個接口協(xié)同工作時，對時鐘的同步要求較高。本文介紹了多核數(shù)字信號處理器丁MS320C6678的時鐘設計，通過時鐘芯片CDCM6208提供多路不同工作頻率的時鐘信號到DSP，文中介紹了時鐘芯片的初始化和設置以及詳細的軟硬件設計方法。

　　引言

　　多核處理器是最近快速發(fā)展的電子器件，單個芯片內(nèi)集成了多個同構(gòu)或者異構(gòu)的處理器，使得其計算處理能力得到較大幅度的提高。DSP處理器由于其具有較高的數(shù)字處理能力，得到較廣泛的應用。多核DSP芯片以目前性能較高的TMS320C66系列為例，其中TMS320C6678(以下簡稱C6678)含有8個處理器。這些處理器可以獨立工作，也可以并行聯(lián)合工作。當它們聯(lián)合工作時，相互之間通信和握手就非常重要，尤其是在對時間要求較高的場合，時鐘的穩(wěn)定和同步就非常關(guān)鍵。時鐘的穩(wěn)定和同步對系統(tǒng)設計、時鐘源、時鐘分配、電路布線、時鐘線屏蔽等都提出較高的要求。

　　本文利用CDCM6208時鐘分配芯片，以此輸出多路時鐘，提供到8核DSP芯片C6678，提供出DSP核工作時鐘、DDR3數(shù)據(jù)讀寫時鐘、RapidIO和PCIe數(shù)據(jù)傳輸時鐘、千兆網(wǎng)絡加速器等時鐘信號。文中介紹了詳細的電路設計、時鐘芯片配置以及多核DSP的配置，相關(guān)片內(nèi)設備的初始化等。

　　1 C6678及其結(jié)構(gòu)

　　C6678是TI公司多核處理器中的一款8核浮點型DSP，最高工作頻率達到1.25 GHz，單核可以提供40GMAC定點計算或者20G FLOP浮點計算能力，單個芯片可以提供320G MAC或者160G FLOP計算能力。C6678的片內(nèi)結(jié)構(gòu)如圖1所示。

　　C6678的每個核具有32 KB的程序、32 KB的數(shù)據(jù)以及512 KB的2級Cache存儲空間，芯片片內(nèi)具有一個4MB的共享SRAM。C6678具有DDR3控制器接口，可以外接DDR3，直接尋址范圍達到8 GB。C6678的片內(nèi)外設有RapidIO、PCIe、EMIF以及SPI、I2C總線等接口。這些接口通過片內(nèi)的高速互聯(lián)總線和各個處理器交互數(shù)據(jù)。

　　和網(wǎng)絡相關(guān)的片內(nèi)設備如圖1右下角灰色模塊所示，主要包括兩個對外的SGMII接口、以太交換和網(wǎng)絡交換模塊，以及用于數(shù)據(jù)管理的安全加速器和包加速器，是為了快速檢測數(shù)據(jù)的校驗以及協(xié)議是否遵循網(wǎng)絡標準，對于錯誤的數(shù)據(jù)直接丟棄.降低CPU的負擔。為了加快網(wǎng)絡和CPU的數(shù)據(jù)交換，片內(nèi)的隊列管理器用于管理網(wǎng)絡包或者網(wǎng)絡幀的緩存，分發(fā)等功能。這些數(shù)據(jù)都采用數(shù)據(jù)包DMA讀/寫，不需要CPU參與。

　　C6678的其他片內(nèi)設備包括PLL、仿真口、信號量、電源管理和復位管理等模塊。其中PLL配置CPU和外設的工作時鐘;仿真口用于連接仿真器，實現(xiàn)對軟件運行的監(jiān)控;信號量實現(xiàn)對DSP/BIOS操作系統(tǒng)中信號量的控制;電源管理實現(xiàn)整個芯片電流電壓的控制;復位管理配

　　置啟動的方式，硬復位進行全啟動，軟復位進行部分啟動。

　　2 CDCM6208及其結(jié)構(gòu)

　　CDCM62xx系列芯片是TI公司針對多核處理器專門開發(fā)的時鐘產(chǎn)生、驅(qū)動和分配芯片。CDCM6208是該系列的第二代產(chǎn)品，相比于第一代CDCM6208的最大優(yōu)點就是功耗大幅度降低，從第一代的2～3 W降低到0.5 W左右。而其功能、指標和體積沒有弱化。CDCM6208有兩路可選時鐘輸入，8路時鐘輸出。8路輸出中的4路只能做整數(shù)倍分頻，另外4路可以做小數(shù)倍分頻，滿足多核芯片的各種不同的時鐘需求。8路時鐘支持LVPECL、CML、HCSL以及LVDS信號電平，最大支持800 MHz的時鐘頻率，滿足RapidIO和PCIe這些高速接口需求。時鐘抖動小于265 fs。其控制可以通過標準的SPI或者I2S接口實現(xiàn)，非常方便靈活。TI公司提供針對該芯片專門開發(fā)的圖形化控制軟件，用戶選擇所要設置的時鐘工作方

　　式、輸出頻率等參數(shù)，該軟件生成其內(nèi)部寄存器的值，通過SPI或I2S接口寫入就完成整個芯片的配置。

　　CDCM6208的內(nèi)部結(jié)構(gòu)如圖2所示。從圖中可以看出，可選兩路時鐘輸入后，首先經(jīng)過一個14倍頻器，作為參考時鐘驅(qū)動片內(nèi)VCO產(chǎn)生時鐘信號。為了提高時鐘相位噪聲，倍頻后信號經(jīng)過一個片內(nèi)的濾波器，該濾波器可以由片內(nèi)提供阻容電路設置。VCO時鐘功分到兩路預分頻器，預分頻器只能4、5或者6分頻。預分頻后時鐘再次進入后期的分頻器。每個預分頻器功分到兩個小數(shù)分頻器和一個整數(shù)分頻器。分頻后信號驅(qū)動后輸出。從圖2右邊輸出可以看出，整數(shù)分頻器輸出的Y0和Y1兩路時鐘頻率一樣，Y2和Y3時鐘頻率一樣。小數(shù)分頻的Y4～Y7可以各自設置CDCM6208的這種時鐘配置限制了其應用，但好處是降低了功耗，目前這種配置滿足絕大部分多核處理器的要求，尤其是TI公司的C66系列以及AK2系列多核DSP可以實現(xiàn)無縫連接。

　　3 硬件設計

　　根據(jù)TMS320C6678的應用，所需要的時鐘如圖3所示。

　　其主要時鐘包括：①內(nèi)核運行時鐘，該時鐘輸入是100 MHz，DSP片內(nèi)PLL將其鎖定到工作頻率，最高為1GHz，最低為700 MHz。②RapioIO接口和HyperLink超級連接接口工作時鐘，這兩路時鐘輸入都為312.5MHz，RapioIO倍頻4、8、10、16，工作在1.25 GHz、2.5GHz、3.125 GHz和5 GHz。HyperLink倍頻到40、80、100、160，工作在12.5 GHz、25 GHz、31.25 GHz和50 GHz。

　?、跴CIe接口時鐘和PA_SS網(wǎng)絡加速器時鐘，這兩路時鐘都是輸入100MHz，內(nèi)部倍頻后相應的工作時鐘，滿足各自接口傳輸時鐘要求。④DDR3時鐘，該時鐘輸入為66.667 MHz，倍頻20或者25倍，工作在1333.33 MHz或者1666.7 MHz。這些時鐘在DSP片內(nèi)都各有獨立的PLL電路設置，其工作原理和設置方法基本一致。圖3中的單獨25 MHz是專門為千兆網(wǎng)提供的工作時鐘，由一個單獨的晶體提供。C6678還提供一路時鐘輸出信號，默認輸出為核時鐘的1/6，圖中為16.667 MHz，輸出時鐘可以檢測C6678是否正常工作。