高速互聯(lián)鏈路中參考時(shí)鐘的抖動(dòng)分析與測量

時(shí)鐘抖動(dòng)的分解
時(shí)鐘抖動(dòng)的峰峰值和RMS值僅反映了抖動(dòng)在統(tǒng)計(jì)上的數(shù)值，并沒有分析抖動(dòng)的來源。對于時(shí)鐘抖動(dòng)分解，業(yè)內(nèi)通常把抖動(dòng)分解為：總體抖動(dòng) （TJ）、確定性抖動(dòng)（DJ）、隨機(jī)抖動(dòng)（RJ）、周期性抖動(dòng)（PJ）、占空比失真（DCD）等等。如下圖6所示為各種抖動(dòng)的關(guān)系圖。

TJ及其各種成分，都是針對TIE的。如前文所說，TIE反映了被測時(shí)鐘與理想時(shí)鐘的偏差。TIE抖動(dòng)的峰峰值為隨著測試樣本數(shù)的增加不斷增大（隨機(jī)抖動(dòng)因素引起的），TJ是和誤碼率聯(lián)系起來的，通常誤碼率為10E-12，即通常所說的TJ是10的12次方個(gè)樣本的TIE抖動(dòng)的峰峰值。TJ包括了RJ和DJ，而DJ包括了PJ、DCD、BUJ（其它有界的數(shù)據(jù)不相關(guān)性抖動(dòng)）。對于單邊沿來同步與定時(shí)的時(shí)鐘，DCD不算做抖動(dòng)（當(dāng)然，絕大多數(shù)時(shí)鐘都只用其上升沿）。

RJ會隨著樣本數(shù)的增多不斷增大，其直方圖滿足高斯分布，通常用其統(tǒng)計(jì)后的1個(gè)Sigma或RMS值來表示，在抖動(dòng)測試儀器中得到的RJ通常為RMS值。隨機(jī)抖動(dòng)的來源為熱噪聲、Shot Noise和Flick Noise，與電子器件和半導(dǎo)體器件的電子和空穴特性有關(guān)，比如ECL工藝的PLL比TTL和CMOS工藝的PLL有更小的隨機(jī)抖動(dòng)。

DJ是有邊界的、確定性的抖動(dòng)，來源為：開關(guān)電源噪聲、串?dāng)_、電磁干擾等等，與電路的設(shè)計(jì)有關(guān)，可以通過優(yōu)化設(shè)計(jì)來改善，比如選擇合適的電源濾波方案、合理的PCB布局和布線。

在抖動(dòng)頻譜中，RJ是頻譜的基底部分，而DJ是抖動(dòng)頻譜中的尖峰部分。很多測試儀器都是從抖動(dòng)頻譜來分解抖動(dòng)的。

時(shí)鐘抖動(dòng)測試注意事項(xiàng)
在時(shí)鐘抖動(dòng)測試中，有以下要點(diǎn)：

選擇合適帶寬：為了準(zhǔn)確測量到時(shí)鐘的邊沿，通常，示波器的帶寬在時(shí)鐘頻率的5倍以上，對于某些邊沿很快的時(shí)鐘，甚至需要儀器帶寬大于10倍時(shí)鐘主頻。
選擇合適測試點(diǎn)：由于時(shí)鐘鏈路可能使用了各種端接策略或者星形拓?fù)浣Y(jié)構(gòu)，在發(fā)送端探測時(shí)鐘可能沒有太大的參考意義，通常是在時(shí)鐘鏈路的靠近接收端處探測和分析。
保證地線盡量短：探頭的地線較長時(shí)，引入的寄生電感可能導(dǎo)致測量到的波形失真，較長的地線構(gòu)成的信號環(huán)路也更容易受到電磁干擾。
信號幅度盡量占滿整個(gè)屏幕：示波器的ADC只有8個(gè)比特的分辨率，必須讓信號幅度盡量占滿示波器的整個(gè)屏幕才可以保證足夠的測試精度。
固定到合適的采樣率：使用合適的采樣率，保證在時(shí)鐘的邊沿采集到足夠的采樣點(diǎn)。
抓取足夠的時(shí)鐘周期：對于有較低頻率的PJ的時(shí)鐘，需要捕獲足夠長的時(shí)間才能找到該時(shí)鐘的抖動(dòng)來源。
時(shí)鐘抖動(dòng)評估中的難點(diǎn)
在目前通信設(shè)備的時(shí)鐘的測試分析中，存在的問題為：芯片、設(shè)備、測試儀器廠商對時(shí)鐘抖動(dòng)指標(biāo)的含義定義不一致。比如有的芯片廠商直接給出抖動(dòng)的pk-pk值，而沒有指明是那種抖動(dòng)要求。芯片廠商給出的名稱與測試儀器廠商的名稱一致，但實(shí)際描述的含義卻不一致。

有的芯片廠商對時(shí)鐘抖動(dòng)指標(biāo)要求不嚴(yán)謹(jǐn)；有的芯片廠商給出的時(shí)鐘抖動(dòng)的指標(biāo)要求比較隨意，指標(biāo)的給出沒有相應(yīng)的根據(jù)。這些原因在于近十年來電子產(chǎn)品的運(yùn)行速度和時(shí)鐘頻率不斷增加，而抖動(dòng)的知識也在不斷完善與理論化，而某些芯片廠商的文檔對于抖動(dòng)的定義不規(guī)范，給時(shí)鐘性能的評估帶來一定的困難，這些需要各自的積累來進(jìn)行評估。

結(jié)語
高速鏈路是各電子設(shè)備以后重要的組成部分，其設(shè)計(jì)、性能分析和評估都是熱門的話題。本文僅對時(shí)鐘抖動(dòng)的基本概念和測試進(jìn)行相關(guān)的探討，而抖動(dòng)各成分的分離技術(shù)、時(shí)鐘抖動(dòng)在時(shí)域和頻域表現(xiàn)及他們的關(guān)系、抖動(dòng)的來源、抖動(dòng)的改善、抖動(dòng)在不同應(yīng)用場景下對系統(tǒng)的影響都是電路設(shè)計(jì)與測試工程師需要深入研究的內(nèi)容。

參考文獻(xiàn)
《jitter slides》----力科
《Jitter, Noise, and Signal Integrity at High-Speed》---Mike Peng Li