萊迪思推出ispCLOCKTM高性能時鐘發(fā)生器器件
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完整時鐘樹設(shè)計的第一個單片解決方案
在器件內(nèi)部，七個五位計數(shù)器（輸入、反饋和五個輸出）為輸出頻率的選擇提供了精密的間隔度。無論所處的板塊和頻率，此高性能的通用扇出緩沖器最大的管腳至管腳的歪斜為50ps，最大周期-周期（峰-峰）輸出抖動小于100ps。每個時鐘網(wǎng)絡(luò)的輸出歪斜可以進一步以200ps的延時增量（提前或滯后）進行控制，以此補償電路板上時鐘網(wǎng)絡(luò)走線長度的差異。此外，參考輸入和通用扇出緩沖器均可以用不同的電平支持一系列流行的單端和差分邏輯標準（LVCMOS, LVTTL, HSTL, SSTL, LVDS, LVPECL）。輸入終端和每個輸出的輸出阻抗可以單獨調(diào)整以匹配各自的走線阻抗，其結(jié)果可以保持時鐘網(wǎng)絡(luò)高度的信號完整性。
“萊迪思正將集成性、在系統(tǒng)可編程性和出眾的性能拓展至時鐘管理領(lǐng)域?！比R迪思半導(dǎo)體公司市場副總裁Stan Kopec說。“歷史上，在時鐘層次的不同層面上，時鐘網(wǎng)絡(luò)的設(shè)計采用多片功能有限的器件來實現(xiàn)。新的ispClock器件是采用單芯片方便而精確地解決完整時鐘樹設(shè)計問題的第一個產(chǎn)品?！?/P>
對傳統(tǒng)時鐘網(wǎng)絡(luò)設(shè)計的一個全面的改進
傳統(tǒng)上采用諸如扇出緩沖器、時鐘發(fā)生器、延時線、零延時緩沖器和頻率合成器等簡單元件來設(shè)計時鐘網(wǎng)絡(luò)。由不等的PCB走線長度引起的時序誤差可采用彎曲的走線布局來實現(xiàn)走線長度匹配。通過嘗試和對一系列電阻的誤差選擇來減小走線阻抗的不匹配。
與之相反，ispClock5500器件通過一個可編程的歪斜特性來補償由時鐘網(wǎng)絡(luò)的走向長度差異引起的時序誤差；對每個輸出的特性進行編程以達到所需的輸出阻抗來匹配走線阻抗；對輸出的開關(guān)速度或擺率進行編程來減少電磁干擾。其結(jié)果是節(jié)省了電路板的面積、改善了信號的完整性、簡化了時鐘網(wǎng)絡(luò)的層次、改進了時序的一致性以及降低了成本。
ispClock5500器件的可以存儲多達四種時序及輸出配置、并且能在它們之間方便地切換的能力進一步拓展了它的效率：能支持寬裕時鐘余量（在電路板上以高于典型頻率運行以評估設(shè)計的牢靠性）和功率管理（在低于臨界工作的情況下，調(diào)到高效、低頻檔以降低動態(tài)功耗）。通過芯片上邊界掃描口的在系統(tǒng)可編程能力，可以幫助調(diào)試復(fù)雜的時序問題以及對個別的網(wǎng)絡(luò)時序進行調(diào)整從而取得最佳性能。
PAC-Designer
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