SoC設計過程中需要考慮的關(guān)鍵測試要素

本文所用的SoC測試案例由硬盤控制器(HDC)、16位微控制器、微控制器使用的程序和數(shù)據(jù)SRAM以及用8M位DRAM實現(xiàn)的片上緩存組成，再加上時鐘綜合PLL、帶外部旁路晶體管的穩(wěn)壓器使用的片上控制電路組成一個完整的系統(tǒng)。該器件采用的是0.18μm的銅工藝，與前幾代技術(shù)相比增加了性能、降低了功耗。另外，DRAM也采用了深亞微米技術(shù)，因此在一個器件中可以包含進一個完整的系統(tǒng)緩存(1MB)以及自動刷新邏輯，而且使用的硅片面積還比以前小。

本文還討論了DFT和DFM所采取的對策，包括為了實現(xiàn)更快的良品率學習曲線而采用面向分析工具的設計、為減少測試成本而采取的并行測試方法。DFT和分析存取是通過IEEE 1149.1的JTAG控制器實現(xiàn)的。除了專門的存儲器測試和ATPG掃描外，JTAG控制器還能為組成完整SoC的各個不同單元提供各種測試模式配置。所采用的設計對策決不是只有唯一一種可能性。由于存儲器在器件中占了45%的硅片面積和86%的晶體管數(shù)量，因此需要對存儲器加以重點關(guān)注。存儲器測試是重點考慮和努力開發(fā)的對象。

SRAM有兩種測試方法，具體取決于SRAM在系統(tǒng)中的用途：CPU存儲器(代碼和數(shù)據(jù))是通過微控制器進行測試的，需要特殊硬件配置和測試模式的支持；與HDC相關(guān)的SRAM采用存儲器BIST電路進行測試。DRAM則通過BIST控制器進行測試，而DRAM BIST自身利用掃描和ATPG進行測試。大多數(shù)數(shù)字邏輯是完全綜合過的，而所有數(shù)字邏輯都要經(jīng)過ATPG掃描測試。另外，象PLL和穩(wěn)壓器控制等模擬電路則采用特殊編制的程序在特殊測試模式下進行測試。本文首先介紹系統(tǒng)級芯片本身，包括SRAM和嵌入式DRAM，然后簡要討論用于指導DFT和DFM開發(fā)工作的分析與生產(chǎn)測試對象，最后闡述了SoC中采取的分析和生產(chǎn)測試對策。

系統(tǒng)級芯片概要

為了有助于了解生產(chǎn)測試與分析所采取的對策，首先讓我們看一下SoC的一些細節(jié)，當然本文提到的所有性能都需要進行測試。這款SoC的主要系統(tǒng)組件有：16 位微控制器、ASIC邏輯(硬盤控制器或HDC)、微控制器使用的SRAM、片上緩沖DRAM、時鐘綜合PLL、硅工藝-電壓-溫度(PVT)傳感器以及帶外部旁路晶體管的穩(wěn)壓器用的片上控制電路。

1.微控制器

這款SoC中的微控制器是C173系列處理器的衍生產(chǎn)品，是專門為控制應用設計的16位器件。除了16位的C163內(nèi)核外，它還有一個乘法累加單元(MAC)、外圍通用定時器(GPT)、異步和同步串行控制器(ASC，SSC)和脈寬調(diào)制器(PWM)。整個微控制器是由綜合過的邏輯實現(xiàn)的，可以很方便地在應用之間移植。

2.ASIC

硬盤控制器(HDC)是用大約25萬個NAND等效邏輯門實現(xiàn)的。該HDC的主要特點之一是能夠提供功能強大的節(jié)電模式。微控制器、HDC部件、存儲器和 PLL等各自所實現(xiàn)的節(jié)電模式是不同的。微控制器可以被切換到空閑或睡眠模式。在空閑模式下控制器內(nèi)核停止工作，但通用定時器和PEC控制器等外圍設備仍在正常運轉(zhuǎn)。只有進入睡眠模式后外圍設備才被切斷電源，此時只有中斷控制器能喚醒微控制器，并使其返回到正常的工作模式，中間過程不會丟失任何數(shù)據(jù)。中斷控制器是由相應的硬件信號驅(qū)動的。

針對HDC的操作特殊性，HDC還提供另外一種電源關(guān)閉模式。每個模塊的電源都可以被獨立關(guān)斷，或者時鐘系統(tǒng)速度可以降低8倍。這些節(jié)電模式的靈活組合就形成了活動、空閑模式1、空閑模式2、等待、睡眠等各種符合ATA規(guī)范的節(jié)電模式。通過這些措施可以使SoC的功耗從270mW降到54mW。

3. CPU SRAM

上述這款SoC集成了80KB的程序SRAM、8KB的數(shù)據(jù)SRAM以及直接與微控制器相連的2KB雙端口SRAM。

4. 緩存DRAM

一個完整系統(tǒng)的集成中心是嵌入式DRAM，在本例中即是1MB或8Mb的片上存儲器。DRAM可以在沒有離開芯片的總線條件下提供程序和數(shù)據(jù)存儲，所有這些的功耗在全負荷情況下也只有0.1瓦。內(nèi)部256位的數(shù)據(jù)總線寬度允許全速訪問DRAM，而片上緩存還可以優(yōu)化CPU對程序存儲器的訪問。DRAM本身在發(fā)生頁面改變這種最壞情況下(隨機存取)的存取時間是20ns，在頁面突發(fā)時的存取時間是7ns。

5. 系統(tǒng)單元：PLL、PVT、穩(wěn)壓器

PLL 所需頻率的時鐘產(chǎn)生都是靠片上的500MHz PLL實現(xiàn)的。這個PLL是一個全定制的宏，由JTAG控制器控制其測試模式。工藝-電壓-溫度(PVT)單元用于向SoC報告環(huán)境狀況。SoC負責通過一個標準的ATA接口建立與主計算機之間的通信。為了充分滿足信號完整性要求，系統(tǒng)必須對各種操作狀態(tài)作出反應，如電纜和主機接口特性等靜態(tài)環(huán)境條件、不穩(wěn)定的溫度和電壓等動態(tài)變化等。另外，給定器件的工藝參數(shù)會在制造用的工藝窗口范圍內(nèi)變化。SoC包含PVT單元就是為了及時對這些因素作出響應。PVT 單元能夠監(jiān)視動態(tài)/變化中的環(huán)境，HDC中的相關(guān)邏輯可以自動調(diào)整ATA襯墊處的性能參數(shù)。PVT單元是一個全定制宏，這個單元的測試模式受JTAG控制器的控制。

6. 穩(wěn)壓器：

作為完整系統(tǒng)功能的一部分，這款SoC配備了用于穩(wěn)壓器的控制電路。該穩(wěn)壓器可以將 3.3V的I/O供電電壓轉(zhuǎn)換成1.8V的內(nèi)核電壓。外部旁路晶體管用于控制供給所有內(nèi)核邏輯所需的電流。SoC包含單個驅(qū)動外部旁路晶體管所需的穩(wěn)壓控制電路。穩(wěn)壓器也是一個全定制的宏，其測試模式也受JTAG控制器的控制。

7. DFT和DFM目標

上面簡要介紹了這款SoC的設計細節(jié)，下面將討論包括成本模型在內(nèi)的測試目標，以及通過可測性設計和可制造性設計達到這一目標的主要途徑。

SoC 器件在測試成本方面將面臨艱巨的挑戰(zhàn)，因為器件相對較小，人們希望不需要花很長的ATE(自動測試設備)時間就能完成所有的測試步驟。但嵌入式DRAM測試具有很大的挑戰(zhàn)性，因為與DRAM測試相關(guān)的典型測試時間就很長。然而，象晶振和PLL這樣的模擬單元也應該在理想的時間內(nèi)完成測試。除了成本外，還必須包含適當?shù)姆治龉ぞ撸@些分析工具不受時間約束。

DFT和DFM的測試實現(xiàn)

本文討論的器件有許多測試性能，將在不同的測試配置中被激活。下面將詳細討論主要的一些配置。

通過JTAG[IEEE1149.1]訪問的控制器是DFT和DFM的核心，可用來設置和控制所有的測試模式。在用戶應用中，控制器通過OCDS(片上調(diào)試系統(tǒng))提供連接到微控制器內(nèi)核的串行調(diào)試接口。在測試中，許多功能模式也可以通過這個接口進行控制。為了推進測試程序開發(fā)，可以使用特殊器件 IEEE1149.1指令激活多種生產(chǎn)模式。其它的控制產(chǎn)生自器件的串行JTAG測試寄存器。

1. 掃描ATPG測試

掃描配置如圖1所示。需要注意的是，掃描鏈的輸入邊沿正好是相對的，因此在測試儀上可以對多個器件進行并行掃描測試。本文用到的器件比較特殊，因為它整合了層敏感掃描和復合掃描。DRAM的BIST控制器是一家技術(shù)合伙公司的某個硬宏中的一部分，具有LSSD掃描功能。設計的剩余部分盡可能地采用了標準的復合掃描觸發(fā)器。在LSSD掃描電路與內(nèi)核(復合掃描)邏輯之間沒有插入任何隔離邏輯。LSSD和復合掃描的整合存在一定的問題，因為由于時序問題可能會導致某些觸發(fā)器捕捉值的不確定性，從而失去故障覆蓋。LSSD和復合掃描之間的不同時序概念使得很難做到時序匹配，不過借鑒其它設計的經(jīng)驗可以解決這些問題。

考慮到掃描期間某些不想要的模式可能會被激活，可能導致設計的某些部分不會被掃描到，而邏輯部分只占整個硅片面積的很小部分，因此邏輯故障覆蓋率的降低是可以容忍的，它不會降低器件的總體故障覆蓋率。邏輯部分的單次掃描故障覆蓋率大約是95%，而總的單次掃描故障覆蓋率將超過98%。

2. SRAM測試

SoC中包含有不同尺寸和類型的多個SRAM模塊和DRAM。先來看看SRAM，它們被組合成與微處理器(數(shù)據(jù)、代碼存儲器)緊密相連的CPU SRAM以及主要由硬盤控制器邏輯使用的HDC SRAM。有些組是微控制器可以訪問的，有些組則不能被微控制器訪問。下文將討論專門用于存儲器測試的測試配置，包括通過BIST完成的CPU SRAM測試和HDC SRAM測試以及DRAM測試。

a) 基于CPU的SRAM測試策略

較大的SRAM宏被實現(xiàn)為密集SRAM，其版圖經(jīng)手工優(yōu)化后將技術(shù)用至極限以節(jié)省空間和功耗。為了達到更高的良品率，在密集SRAM中還需增加一些冗余單元。為了減少測試成本，測試插入應盡可能少。大多數(shù)測試流程是由運行于存儲器測試系統(tǒng)中的eDRAM存儲器測試驅(qū)動的，因此要求也能在存儲器測試儀上進行 SRAM測試。由于這樣的原因，用于微控制器可存取存儲器模塊的SRAM測試算法需要被存儲在ROM中，因此也被稱為MSIST(存儲器軟件實現(xiàn)的自測試)。很容易在存儲器測試儀上對該程序加以控制，也可以經(jīng)過簡單的掩模重設計對它進行修改。測試配置如圖2所示。微控制器內(nèi)核無法測試HDC內(nèi)部的小模塊，這些模塊必須通過如圖3所示的MBIST(存儲器內(nèi)置自檢)結(jié)構(gòu)進行測試。因此在一個專用的存儲器測試儀上用單個測試插入就可以執(zhí)行所有的存儲器測試，第二步完成冗余單元的融接。

b) 用于雙端口SRAM的軟件BIST

通過下載軟件和使用處理器實現(xiàn)BIST算法完成對設計中雙端口SRAM的測試。并不是SoC器件中的所有SRAM都可以直接被處理器讀寫，因此可能還需要額外的邏輯，如 FIFO。雖然一般情況下BIST算法不是太復雜，但仍需要為這種方法在準備軟件測試式樣方面作出一些努力。然而還需十分小心以確保創(chuàng)建片上MBIST邏輯時考慮了RAM的硬件版圖(圖3)。軟件方法的優(yōu)點在于，至少對于大多數(shù)SRAM來說，MBIST執(zhí)行訪問的方式和速度與功能訪問完全相同。

c) DFM

所有SRAM測試都能創(chuàng)建位故障圖(BFM)，一般通過CPU的數(shù)據(jù)總線輸出BFM。這些BFM就是基本的DFM，可以為工藝工程師學習和改善良品率提供必要的信息。

DRAM測試

在過去幾年中，嵌入式DRAM測試一直是重點開發(fā)對象，在這個SoC器件中已經(jīng)實現(xiàn)了相關(guān)文獻中提及的一些想法。DRAM BIST能夠進行內(nèi)置冗余計算(也被稱為BISR(內(nèi)置自修))，但該功能一般不用。BIST邏輯本身是利用ATPG模式和LSSD掃描寄存器進行測試的。DRAM配置用于高度并行的測試。DRAM測試時間一般要比邏輯測試時間長得多，因此我們需要重點關(guān)注高度并行的測試以減少每個器件的有效測試時間。

嵌入式DRAM預融接測試是在專門的存儲器測試儀上使用直通模式下的BIST完成的(圖4)。采用這種方法的原因是可以通過減少冗余修補計算時間和高度并行測試縮短測試時間。專用存儲器測試儀具有一些典型的優(yōu)勢：為存儲器測試算法提供硬件支持，為整個數(shù)兆存儲器提供存儲和分析故障位信息的容量，可以為高度并行測試提供大量充足的電源。

為了方便與存儲器ATE一起使用，對本文提及的SoC器件做了適當?shù)男薷?。為了配置成存儲器，該器件需要最小的測試模式輸入(預備序列)。一旦配置好后，就能提供典型的包括可訪問冗余數(shù)據(jù)輸入和輸出的存儲器接口。通過限制地址和數(shù)據(jù)輸入的數(shù)量以及在裸模的二個相向邊沿物理定位所有必須的襯墊實現(xiàn)高度并行的測試(圖4)。

利用BIST完成DRAM測試

如前所述，DRAM模塊內(nèi)含一個BIST控制器，可以利用一條IEEE1149.1指令對芯片作出適當配置后激活該控制器(圖4)。當融接完成后，可以不用專門考慮存儲器修復即可在標準邏輯ATE上進行DRAM測試。所需的連接數(shù)量也有大幅下降，因為BIST可以產(chǎn)生地址和片上控制信號，并產(chǎn)生單次通過/失敗結(jié)果。

DFM原理可以用來指導DRAM結(jié)構(gòu)的開發(fā)。重點不是限制襯墊的數(shù)量和位置，而是使嵌入式存儲器具有最大的可控制性和可觀察性，并可以通過JTAG控制器選擇最小測試模式入口序列。然而，實際使用的是更寬的控制和數(shù)據(jù)總線訪問，包括裸片各邊沿上的襯墊。這種模式適用于故障分析，在生產(chǎn)測試過程中并不使用，因為SRAM測試同樣會創(chuàng)建位故障圖，并將它傳送給ATE用于進一步分析。

上述SoC 器件中包含有二個環(huán)形振蕩器，主要用于生產(chǎn)期間的速度測試。這二個環(huán)形振蕩器的固有周期約為2ns，并各自連接32分頻邏輯電路。因此典型的外部周期是 64ns，由此產(chǎn)生的速度就可以用標準的ATE進行測量。為了方便比較走線和門延時效應，通常使用一個具有密集版圖的環(huán)形振蕩器和一個具有人工分布版圖的環(huán)形振蕩器。環(huán)形振蕩器的測試結(jié)果表明了硅片速度，從而允許用戶跟蹤工藝變化，并排除速度太慢或太快的器件。

本文小結(jié)

本文主要討論了一個具有可測性設計和可制造性設計的新型單片系統(tǒng)，同時提出了這樣一個集成了嵌入式DRAM和模擬模塊以及較常見的數(shù)字邏輯和靜態(tài)RAM的系統(tǒng)在生產(chǎn)測試中所面臨的挑戰(zhàn)。為了滿足測試要求，需要采取各種不同的策略，同時利用單個標準的IEEE1149.1接口將被測器件配置成各種相應的模式。

將來設計師必須了解更多的測試信息。隨著技術(shù)和密度的提高，制造商可以在單個芯片中集成更多的單元，設計師只具備掃描和BIST技術(shù)的基本知識是遠遠不夠的。為了針對任何特殊器件選出最適合的測試策略，設計師必須通曉各種可能的器件生產(chǎn)測試方法。