基于DDS的高分辨率信號發(fā)生器的實現(xiàn)

1引言

信號源作為一種基本電子設備無論是在教學、科研還是在部隊技術保障中，都有著廣泛的使用。信號源作為一種通用電子測試儀器是我軍進行高科技戰(zhàn)爭不可缺少的一種測試儀器。因此，從理論到工程對信號的發(fā)生進行深入研究，不論是從教學科研角度，還是從部隊技術保障服務角度出發(fā)都有著積極的意義。隨著科學技術的發(fā)展和測量技術的進步，對信號源的要求越來越高，普通的信號發(fā)生器已無法滿足目前日益發(fā)展的數(shù)字技術領域科研和教學的需要。DDS技術是一種新興的頻率合成技術，他具有頻率分辨率極高、頻率切換速度快、切換相位連續(xù)、輸出信號相位噪聲低、可編程、全數(shù)字化易于集成、體積小、重量輕等優(yōu)點。
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根據(jù)DDS的特點將其應用于信號源中可以大大提高信號源的分辨率，而且可以有效的降低成本、縮小體積。

2　DDS的原理

如圖1所示，將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲器中，然后在參考脈沖的作用下，對輸入的頻率數(shù)據(jù)進行累加，并將累加器輸出的一部分作為讀取波形存儲器的地址，將讀出的波形數(shù)據(jù)經(jīng)D/A轉(zhuǎn)換為相應的電壓信號，D/A轉(zhuǎn)換器輸出的一系列的階梯電壓信號經(jīng)低通濾波器波后便輸出了光滑的合成波形的信號。

DDS的輸出信號的頻率為：

其中：fout為信號合成頻率；fclk為參考時鐘頻率；ΔPhase為頻率設置數(shù)據(jù)，也稱為頻率控制字N為相位累加器的位數(shù)。

DDS的頻率分辨率即最低頻率為：

所以只要N足夠大，DDS可以得到很小的頻率間隔。要改變DDS的輸出信號的頻率，只要改變ΔPhase即可。

根據(jù)奈奎斯特抽樣定理，DDS的最大頻率為：

3系統(tǒng)組成及工作原理

3.1波形發(fā)生器的主要技術指標

標準波輸出：正弦波、方波、三角波、正鋸齒波和梯形波。
任意波輸出：1×4 096點（抽樣）。
輸出頻率范圍：0.000 1～5M Hz。
相對頻率分辨率：10-3 Hz。
輸出信號電壓： 5Vp-p。
相位噪聲：≤-90 dB/Hz。

3.2電路原理簡介

從式（1）可知，要確定信號的輸出頻率只要確定了N，K（即ΔPhase）和fclk 三個參數(shù)即可。假設固定fclk，對K進行變化，由奈奎斯特定理可知為了保證其保真度，要求對波形進行至少8個點的取樣。

從分析可知，波形庫中存儲波形幅值的數(shù)據(jù)越多，輸出的波形越逼近實際波形，所以在設計電路時采用4 k×8 b大小的雙口RAM。如果滿足條件：至少取樣8個點，則步進長度最大為K＝1 000 000 000 B(512)，以此步進長度和不變的參考頻率fclk對波形庫進行抽樣時就得到的最大頻率為fout ＝5M Hz。當K以步進為1進行抽樣可以得到最低輸出頻率為fout＝9765.625Hz。從上述計算可知，輸出頻率范圍為：9765.625～5 MHz。這樣得到的頻率上限能夠滿足條件，但頻率下限太大，與給定的技術指標相差甚遠。因此只單一的改變步進長度K來得到大范圍的輸出頻率是不可能的。如果能夠同時改變參考頻率和步進長度，那么頻率輸出范圍將大大擴大。

鑒于以上想法，在設計時將fclk進行分頻，只要盡可能的擴大參考頻率fclk的分頻范圍就可以降低輸出頻率的下限。本文采用24 b可編程分頻器。因為外部時鐘的頻率為40 MHz，所以分頻后最低參考頻率為2.384 185 7 Hz，這時如果以最小步進長度K=1對波形庫中的數(shù)據(jù)進行抽樣,則能夠得到最低輸出頻率為0.000 58 Hz。所以，經(jīng)過改進后的任意波形發(fā)生器的輸出頻率范圍為：0.000 58~5M Hz，這樣的頻率范圍已經(jīng)能夠滿足所給的技術指標，且提高了頻率的分辨率，分辨率可達0.000 58 Hz。

3.3電路實現(xiàn)

系統(tǒng)在單片機控制下，通過邏輯器件EPM9320的控制，先將所需波形一個周期（或幾個周期）的數(shù)據(jù)按RAM的大小進行抽樣，將抽樣點數(shù)據(jù)寫入波形庫（RAM）。根據(jù)鍵盤輸入?yún)?shù)確定信號波形，并確定出計數(shù)器的步進長度K值和分頻器的分頻值M，并將結(jié)果送入邏輯控制芯片中，邏輯控制電路根據(jù)K值和M值讀取庫中的抽樣點，經(jīng)D/A轉(zhuǎn)換后得到輸出波形的模擬值。

因為IDT7134是12 b的，所以在設計時將計數(shù)器設計為一個12 b的地址計數(shù)器，這樣可以保 證地址計數(shù)器端口和雙口RAM的地址端口一一對應，避免了舍位誤差。又由于AD9713B是12 b 的，故需要兩片雙口RAM IDT7134，高8位、低4位各占一片。經(jīng)轉(zhuǎn)換后的模擬信號電壓值很小，不便于濾波，因此還需要一個二級放大電路對輸出信號進行放大。

整個電路設計共分為3個部分：邏輯控制部分、數(shù)模轉(zhuǎn)換部分和放大電路部分。邏輯控制部分中的單片機完成對整個系統(tǒng)控制，邏輯器件EPM9320為讀出波形庫提供參考頻率、對波形庫數(shù)據(jù)的寫入和讀出的控制以及控制數(shù)模轉(zhuǎn)換。電路實現(xiàn)框圖如圖2所示。

邏輯器件EPM9320是美國ALTERA公司開發(fā)生產(chǎn)的第三代陣列矩陣（MAX）結(jié)構(gòu)的高性能在線可 編程邏輯器件(CPLD)。他支持JTAG插口,本論文采用功能強大的MAX+PLUSⅡ 9.05開發(fā)環(huán)境完成在線編程。

4結(jié)語

波形發(fā)生器是電子系統(tǒng)的心臟，隨著科學技術的發(fā)展，現(xiàn)代雷達系統(tǒng)和電子對抗系統(tǒng)對信號源的要求越來越高，提高信號源性能已經(jīng)成為國內(nèi)和國外工程師的主要方向。DDS是一種全新的頻率合成技術，DDS的出現(xiàn)給信號源的研究開創(chuàng)了一個新的紀元，現(xiàn)在這種頻率合成已在電子領域得到越來越多的應用。本文在研究DDS基本原理的基礎上，完成了波形器的電路設計和編程。用這種方法設計的波形發(fā)生器結(jié)構(gòu)簡單，造價成本低，而且信號源輸出信號的分辨率提高。此外，由于設計電路時使用了可編程邏輯器件，所以可以進一步擴展性能。設計中應著重注意線路板的布線方式，以減少外界干擾，降低輸出信號的雜散。