移頻鍵控信號(hào)測(cè)量系統(tǒng)設(shè)計(jì)

在鐵路運(yùn)輸系統(tǒng)中，利用軌道電路移頻鍵控信號(hào)(FSK)判斷運(yùn)輸狀態(tài)，傳輸控制信號(hào)，不同的調(diào)制信號(hào)下的載波信號(hào)代表不同的控制指令，所以實(shí)時(shí)、精確地檢測(cè)軌道電路移頻信號(hào)對(duì)保證鐵路安全、快捷運(yùn)輸十分重要。采用頻譜分析法確定FSK信號(hào)參數(shù)時(shí)，F(xiàn)FT變換需要對(duì)信號(hào)進(jìn)行整周期采樣，而FSK信號(hào)既具有數(shù)字通信的優(yōu)點(diǎn)，又具有非線性調(diào)制的特點(diǎn)，因此對(duì)所有信號(hào)進(jìn)行整周期采樣具有一定的難度[1]。采用高頻量化脈沖測(cè)量信號(hào)周期方法可以避免這一問(wèn)題，只要量化時(shí)鐘和處理速度滿足要求，就可以獲得滿意效果。
　本文在FPGA中利用高頻時(shí)鐘對(duì)FSK信號(hào)進(jìn)行采樣，用ARM處理器對(duì)獲取的數(shù)據(jù)進(jìn)行分析，并對(duì)畸變數(shù)據(jù)進(jìn)行補(bǔ)償，從而得到軌道電路FSK信號(hào)高頻載波及低頻調(diào)制信號(hào)測(cè)量參數(shù)。
1 系統(tǒng)設(shè)計(jì)
　FSK信號(hào)是一種利用低頻信號(hào)調(diào)制載波信號(hào)后產(chǎn)生的正弦交流信號(hào)[2]，該信號(hào)主要由高頻載波f0和頻偏信號(hào)Δf形成的上邊頻fh、下邊頻fL組成，兩種載波頻率在每個(gè)調(diào)制信號(hào)fm周期內(nèi)呈交替變化。
若FSK信號(hào)可用周期信號(hào)S(t)表示，則FSK信號(hào)的數(shù)學(xué)表達(dá)式[3-4]為：
　　
　其中，f0為FSK信號(hào)的中心頻率，?駐f為信號(hào)頻偏，T=1/fm為低頻調(diào)制信號(hào)周期。FSK信號(hào)如圖1所示，其中虛線為低頻調(diào)制信號(hào)，實(shí)線為載頻信號(hào)段，中部為上邊頻段，兩端為下邊頻段。

　FSK信號(hào)測(cè)量的主要參數(shù)包括載頻和頻偏形成的上邊頻、下邊頻信號(hào)和調(diào)制頻率三種物理量。在對(duì)FSK信號(hào)進(jìn)行參數(shù)測(cè)量時(shí)，首先將FSK信號(hào)經(jīng)過(guò)信號(hào)調(diào)理電路，利用高速開關(guān)管電路將正弦交流信號(hào)變換成方波信號(hào)；然后利用FPGA測(cè)量方波信號(hào)周期，并將測(cè)量數(shù)據(jù)通過(guò)串行接口發(fā)送給ARM處理器；ARM處理器接收到測(cè)量數(shù)據(jù)后，根據(jù)測(cè)量數(shù)據(jù)及數(shù)據(jù)統(tǒng)計(jì)情況計(jì)算載波和調(diào)制信號(hào)頻率。在FSK信號(hào)幅值測(cè)量時(shí)，經(jīng)過(guò)線性變換和限幅等處理，由高速16 bit A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換。ARM處理器獲取FSK信號(hào)頻率和幅值參量后，將計(jì)算結(jié)果送往LCD顯示。具體系統(tǒng)設(shè)計(jì)原理如圖2所示。

2 系統(tǒng)實(shí)現(xiàn)
　移頻鍵控信號(hào)測(cè)量時(shí)，通過(guò)測(cè)量一段時(shí)間內(nèi)載波信號(hào)的脈沖寬度確定上邊頻和下邊頻，并根據(jù)載波信號(hào)切換點(diǎn)數(shù)據(jù)統(tǒng)計(jì)值確定調(diào)制信號(hào)頻率。因此，根據(jù)載頻信號(hào)的測(cè)量數(shù)據(jù)即可確定FSK信號(hào)參數(shù)。測(cè)量的移頻信號(hào)主要為國(guó)產(chǎn)18信息和法國(guó)UM71移頻信號(hào)兩種制式，F(xiàn)SK信號(hào)的載頻信號(hào)測(cè)量范圍為495～2 611 Hz之間。
系統(tǒng)包括FPGA和ARM處理器兩個(gè)核心模塊，F(xiàn)PGA完成FSK參數(shù)測(cè)量，ARM處理器完成參數(shù)計(jì)算，如圖3所示。根據(jù)FSK信號(hào)測(cè)量性能要求，選擇Altera公司的Cyclone II系列FPGA作為測(cè)量核心模塊。系統(tǒng)輸入為25 MHz的時(shí)鐘信號(hào)，經(jīng)過(guò)FPGA中鎖相環(huán)后獲得30 MHz的時(shí)鐘，利用該時(shí)鐘對(duì)FSK信號(hào)的脈沖寬度進(jìn)行量化，并將測(cè)量結(jié)果存儲(chǔ)在16 bit字長(zhǎng)的雙口RAM中，利用FPGA中設(shè)計(jì)一個(gè)串口控制器，將FSK信號(hào)的測(cè)量值發(fā)送ARM處理模塊。

2.1 FPGA測(cè)量模塊程序設(shè)計(jì)
　FSK信號(hào)測(cè)量的準(zhǔn)確性與量化時(shí)鐘的選擇有一定關(guān)系，而量化時(shí)鐘的大小決定測(cè)量值的數(shù)據(jù)寬度[5-7]，量化時(shí)鐘選擇越大，且存儲(chǔ)測(cè)量結(jié)果的組數(shù)越多，則計(jì)算結(jié)果越精確，但在數(shù)據(jù)通信和數(shù)據(jù)處理時(shí)會(huì)影響系統(tǒng)的實(shí)時(shí)性。根據(jù)測(cè)量的FSK信號(hào)特征，在下邊頻為fL=495 Hz時(shí)，計(jì)數(shù)結(jié)果獲得最大值。設(shè)量化時(shí)鐘的頻率為f，則必須滿足f/fL=216，即量化時(shí)鐘f32 440 320 Hz。利用鎖相環(huán)PLL產(chǎn)生30 MHz量化時(shí)鐘信號(hào)，為了保證FSK信號(hào)測(cè)量精確度及測(cè)量結(jié)果不能溢出(超出預(yù)定的數(shù)據(jù)寬度)，選擇計(jì)數(shù)值的存儲(chǔ)單位的數(shù)值寬度為16 bit。為獲取有效的測(cè)量低頻調(diào)制頻率，應(yīng)至少測(cè)量3個(gè)低頻調(diào)制頻率周期內(nèi)部的方波計(jì)數(shù)值。由軌道移頻信號(hào)的特征可知，當(dāng)上邊頻fh=2 611 Hz、低頻調(diào)制信號(hào)fm=10.3 Hz時(shí)，一個(gè)半周期內(nèi)的調(diào)制頻率內(nèi)部最大的載波信號(hào)周期數(shù)n≤254，而3×2541 0245×254。因此選擇測(cè)量FSK信號(hào)的數(shù)據(jù)深度為1 024組。