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          一種基于DDS的電路板檢測(cè)儀信號(hào)源設(shè)計(jì)
          
						
          
				作者：
				時(shí)間：2010-11-24
				來源：網(wǎng)絡(luò)
				
				
				
				
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          　　2 基于FPGA的DDS信號(hào)發(fā)生器的設(shè)計(jì)
          　　該信號(hào)發(fā)生器是作為電路板檢測(cè)儀的激勵(lì)信號(hào)源，產(chǎn)生的信號(hào)分別為：頻率為16 000±0．8 Hz的正弦波，頻率為128 000±* Hz，64 000±3．2 Hz，4 000±O．2 Hz的方波和周期為10μs，占空比為1：4的脈沖信號(hào)。下面以正弦波的產(chǎn)生為例說明DDS的實(shí)現(xiàn)過程。當(dāng)f0=16 000 Hz，N=16時(shí)，根據(jù)式(1)，則K=104。
          　　2．1 相位累加器
          　　相位累加器主要是根據(jù)頻率控制字生成ROM查找表的地址，采用硬件描述語言Verilog DHL實(shí)現(xiàn)，其源程序?yàn)椋?P align=center>
          　　文本輸入完畢后，用QuartusⅡ進(jìn)行編譯，然后生成．bsf文件，以便在頂層設(shè)計(jì)時(shí)調(diào)用。其生成頂層模塊如圖2所示。
           
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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