相位差可調(diào)的雙通道信號發(fā)生器的設(shè)計
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1 直接數(shù)字頻率合成器的基本原理 頻率合成是指對一個標(biāo)準(zhǔn)信號頻率經(jīng)過一系列算術(shù)運(yùn)算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離散頻率的技術(shù)。頻率合成有多種實現(xiàn)方法，其中直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點，如頻率切換速度快、分辨率高、頻率和相位易于控制等[4～5]因此得到越來越廣泛的應(yīng)用，成為當(dāng)今現(xiàn)代電子系統(tǒng)及設(shè)備中頻率源設(shè)計的首選。 直接數(shù)字頻率合成器由參考時鐘、相位累加器、正弦查詢表和D／A轉(zhuǎn)換器組成，如圖1所示。 直接數(shù)字頻率合成技術(shù)是根據(jù)相位間隔對正弦信號進(jìn)行取樣、量化、編碼，然后儲存在EPROM中構(gòu)成一個正弦查詢表。頻率合成時，相位累加器在參考時鐘的作用下對時鐘脈沖進(jìn)行計數(shù)，同時將累加器輸出的累加相位與頻率控制字K預(yù)置的相位增量相加，以相加后的吉果形成正弦查詢表的地址；取出表中與該相位對應(yīng)的單元中的幅度量化正弦函數(shù)值，經(jīng)D／A轉(zhuǎn)換器輸出模擬信號，再經(jīng)低通濾波器平滑得到符合要求的模擬信號。相位累加器的最大計數(shù)長度與正弦查詢表中所存儲的相位分隔點數(shù)相同，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點數(shù)不同，在取樣頻率(由參考時鐘頻率決定)不變的情況下，輸出信號的頻率也相應(yīng)變化。如果設(shè)定累加器的初始相位，則可以對輸出信號進(jìn)行相位控制。 由采樣原理可知，如果使用兩個相同的頻率合成器，并使其參考時鐘相同，同時設(shè)定相同的頻率控制字、不同的初始相位，那么在原理上就具備了實現(xiàn)輸出兩路具有一定相位差的同頻信號的可能性。 AD9852是ADI公司生產(chǎn)的高集成度的頻率、相位、幅度可調(diào)的直接數(shù)字頻率合成器，內(nèi)部集成了高性能D／A轉(zhuǎn)換器、高速比較器、程序寄存器、參考時鐘倍頻器及可實現(xiàn)各種運(yùn)算的高性能的數(shù)字控制單元，并且可以實現(xiàn)全數(shù)字編程控制。AD9852的輸出信號頻率控制字為48位，使輸出頻率調(diào)節(jié)分辨率達(dá)到1μHz，輸出信號的頻率范圍可從直流到150MHz，相位調(diào)節(jié)控制字為14位，相調(diào)節(jié)分辨率為0．022%26;#176;，幅值調(diào)節(jié)控制字為12位。本文所設(shè)計的信號發(fā)生器以兩片AD9852為核心。圖22 信號發(fā)生器的硬件設(shè)計 信號發(fā)生器由計算機(jī)、接口電路、CPLD、頻率合成芯片、低通濾波器組成，其組成框圖如圖2所示。計算機(jī)通過接口電路和CPLD分別給兩片頻率合成芯片AD9852送人頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號，經(jīng)過低通濾波器后形成平滑的正弦波。 要使兩路輸出信號A和B的相位差可調(diào)，必須保證兩路信號同步，為此要滿足以下條件： (1)輸入到兩個AD9852的參考時鐘之間要有足夠小的相位偏移。這個相移會導(dǎo)致輸出信號之間產(chǎn)生與之成比例的相移。因此必須精心進(jìn)行布線設(shè)計，使從CPLD輸出參考時鐘的引腳到兩個AD9852的參考時鐘輸入引腳的引線距離相等，以保證系統(tǒng)時鐘同步。另外，參考時鐘上升／下降沿的抖動應(yīng)盡可能小，并且上升／下降時間應(yīng)盡可能短，因為不同AD9852輸入電路的觸發(fā)電壓不同，因此參考時鐘的上升／下降沿時間長會增加輸出信號的相位誤差。 (2)頻率控制字送到AD9852的數(shù)據(jù)緩沖區(qū)后，還必須通過一個更新時鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進(jìn)行輸出。AD9852有兩種更新時鐘產(chǎn)生方式，一種由芯片內(nèi)部自動產(chǎn)生，另一種由外部提供。要使兩路輸出信號同步，必須使用外部I／O更新時鐘，同時必須使參考時鐘信號(REFCLK)與外部I／O更新時鐘(UPDATE CLK)上升沿之間滿足圖3所示的時序關(guān)系。
更新時鐘的上升沿必須在參考時鐘的下降沿0．3ns之后與下一個下降沿1．5ns之前之間(圖3中深色區(qū)間為有效區(qū)域)產(chǎn)生，這樣可以使兩個AD9852工作在相同的系統(tǒng)時鐘(參考時鐘乘以一定倍數(shù))下，且它們的系統(tǒng)時鐘脈沖數(shù)相差不能超過1個脈沖。 (3)在第一次傳送數(shù)據(jù)之前必須先使AD9852復(fù)位，以保證AD9852的輸出相位可知。因為AD9852的相位輸出是連續(xù)的，所示復(fù)位信號可使兩個AD9852的相位累加器復(fù)位到COS(0)狀態(tài)。新的數(shù)據(jù)送到相位累加器時，它們之間的相位關(guān)系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片AD9852之間的相位差。 CPLD(大規(guī)?？删幊踢壿嬈骷?具有靜態(tài)可重編程或在線動態(tài)重構(gòu)的特性，使得硬件功能可以像軟件一樣通過編程來修改，不僅使設(shè)計修改變得十分方便，而且大大提高了電子系統(tǒng)的靈活性和通用能力，因此成為當(dāng)今實現(xiàn)電子系統(tǒng)集成化的重要手段。本文用CPLD實現(xiàn)計算機(jī)與兩片AD9852的輸入接口。CPLD內(nèi)部電路如圖4所示。圖4AD9852的接口部分主要由三個鎖存器、一個D觸發(fā)器、三個或門、一個非門組成。圖中D10～D17為計算機(jī)接口電路的數(shù)據(jù)總線，用于給AD9852傳送數(shù)據(jù)、地址和控制信號；A10～A12為地址信號，分別用來選通數(shù)據(jù)鎖存器(U1)、地址鎖存器(U2)和控制信號鎖存器(U3)；WR為鎖存器的寫控制信號；CLKIN為參考時鐘輸入，由一個恒溫晶振提供，以保證盡可能小的相位抖動。輸出信號WR1為第一片AD9852的寫控制信號，WR2為另一片AD9852的寫控制信號，RESET、UPDATE CLK、REFCLK分別為兩片AD9852的復(fù)位信號、I／O更新時鐘信號和參考時鐘。其中，D觸發(fā)器用來實現(xiàn)圖2所示的參考時鐘與I／O更新時鐘之間的時序關(guān)系。 本文采用直接數(shù)字頻率合成技術(shù)設(shè)計了雙通道相位關(guān)系可調(diào)的信號發(fā)生器，輸出信號頻率范圍為直流到120MHz，頻率分辨率高于0．01μHz，相位調(diào)節(jié)分辨率為0．22%26;#176;。兩個通道不僅可以輸出相同頻率的信號，還可以輸出不同頻率、不同相位、不同幅值的正弦信號。經(jīng)在石英晶體測試系統(tǒng)中使用表明，本設(shè)計達(dá)到了設(shè)計要求，應(yīng)用方便靈活。
linux操作系統(tǒng)文章專題:linux操作系統(tǒng)詳解（linux不再難懂）
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