一種DSP內(nèi)嵌DARAM的電路設(shè)計(jì)與ADvance MS仿真驗(yàn)證

　　存儲(chǔ)陣列的結(jié)構(gòu)如圖10。存儲(chǔ)單元為常用的6管SRAM單元，進(jìn)行讀寫操作時(shí)，OE由低變高，預(yù)充電管關(guān)閉，通過讀寫放大器對(duì)位線的充電與放電來實(shí)現(xiàn)數(shù)據(jù)讀寫。

　　3 仿真驗(yàn)證

　　為了使仿真結(jié)果準(zhǔn)確，輸入波形應(yīng)該與實(shí)際情況一致，先用ModelSim對(duì)整體DSP芯片進(jìn)行仿真，然后觀察DARAM的輸入端，按照所得的輸入信號(hào)再單獨(dú)對(duì)DARAM進(jìn)行仿真，由于電路中既有數(shù)字電路也有模擬電路，所以采用數(shù)模混合仿真的方法，用ADvance MS對(duì)該電路進(jìn)行仿真。仿真波形如圖11。

　　在4個(gè)時(shí)鐘周期內(nèi)，對(duì)DARAM進(jìn)行三次寫操作和三次讀操作，數(shù)據(jù)在SCLOCK2上升沿時(shí)寫入，在SCLOCK1上升沿時(shí)讀出，在第二個(gè)周期與第三個(gè)周期內(nèi)，W_en和R_en同時(shí)使能，也就是要在一個(gè)周期內(nèi)進(jìn)行兩次操作，進(jìn)行“雙存取”。從兩塊存儲(chǔ)陣列中讀出的數(shù)據(jù)分別為DRD0和DRD1，可以看出，DRD0依次讀出的三組數(shù)據(jù)0123H、4567H和89ABH即為前一周期寫入的數(shù)據(jù)，說明此電路可以正確的讀寫數(shù)據(jù)，也可以在一個(gè)周期內(nèi)完成一次讀操作和一次寫操作。

　　4 結(jié)束語

　　本文以一款國(guó)外公司的DSP為例，介紹了其內(nèi)嵌的一塊DARAM的整體電路，給出了關(guān)鍵部分的具體電路，并結(jié)合仿真波形，詳細(xì)介紹了電路的工作原理，最后采用數(shù)?；旌戏抡娴姆椒?，用ADvance MS對(duì)整體的電路進(jìn)行仿真，結(jié)果證明此電路可以實(shí)現(xiàn)一個(gè)周期內(nèi)的“雙存取”功能，可以為DSP乃至SOC中存儲(chǔ)器接口電路的設(shè)計(jì)提供一種參考。