基于FPGA的數(shù)字核脈沖分析器硬件設(shè)計(jì)

　　3.3接口電路設(shè)計(jì)

　　采用了LVDS和RS485兩種長(zhǎng)距離數(shù)據(jù)傳輸接口，用于實(shí)現(xiàn)核能譜數(shù)據(jù)的遠(yuǎn)程傳輸。LVDS即低電壓差分信號(hào)，是一種可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)或一點(diǎn)對(duì)多點(diǎn)的連接，具有低功耗，低誤碼率，低串?dāng)_，低噪聲和低輻射等特點(diǎn)。LVDS在對(duì)信號(hào)完整性、地抖動(dòng)及共模特性要求較高的系統(tǒng)中得到了越來(lái)越廣泛的應(yīng)用。圖3為低電壓、最高數(shù)據(jù)傳輸速率為655 Mb/s的LVDS接口電路。

　　圖3 LVDS長(zhǎng)距離接受發(fā)送電路

　　在高速通信狀態(tài)下，其通信距離可達(dá)到幾百米。而RS 485接口采用平衡驅(qū)動(dòng)器和差分接收器的組合，有很強(qiáng)的抗共模干擾能力和抗噪聲干擾能力。其最大的通信距離約為1 219 m，最大傳輸速度為10 Mb/s，傳輸速率與傳輸距離成反比，在100 Kb/s以下的傳輸速率下，可以達(dá)到最大的通信距離。

　　3.4電源電路

　　穩(wěn)壓電源通常有兩類：線性穩(wěn)壓電源和開關(guān)穩(wěn)壓電源。開關(guān)電源的功率調(diào)整開關(guān)晶體管工作在開關(guān)狀態(tài)，極易產(chǎn)生嚴(yán)重的開關(guān)干擾，若采用開關(guān)穩(wěn)壓電源，這些干擾將嚴(yán)重地影響數(shù)字多道分析器的正常工作，降低A/D轉(zhuǎn)換精度。所以本文采用線性穩(wěn)壓電源為各功能模塊供電。線性穩(wěn)壓電源的優(yōu)點(diǎn)是輸出電壓比輸入電壓低，反應(yīng)速度快，輸出波紋較小，工作產(chǎn)生的噪聲低。

　　本文設(shè)計(jì)的電源電路其輸入電壓為9~12 V，輸出電壓有5 V，3.3 V，2.5 V，1.8 V，1.2 V.線性穩(wěn)壓電路為單端轉(zhuǎn)差分、ADC、FPGA、LVDS等各模塊供電。

　　4數(shù)字尋峰

　　NaI(Tl)探測(cè)器輸出信號(hào)通過(guò)調(diào)理電路后進(jìn)入高速ADC，ADC進(jìn)行連續(xù)高速的采樣，然后由FPGA完成數(shù)字核脈沖信號(hào)的積分、峰值檢測(cè)、閾值判斷等功能[8].由于當(dāng)核能譜達(dá)到峰值時(shí)，其一階導(dǎo)數(shù)為0，據(jù)此可在連續(xù)的輸入信號(hào)中找到各核脈沖的峰值，并將該峰值對(duì)應(yīng)道址的計(jì)數(shù)值加1，從而形成核能譜。為提高尋峰效率，尋峰之前需要對(duì)離散脈沖信號(hào)進(jìn)行閾值判斷，對(duì)幅值低于閾值下限的信號(hào)不進(jìn)行尋峰處理，可大大減少參與尋峰的離散核脈沖信號(hào)。

　　5功能測(cè)試

　　利用Borland C++集成開發(fā)環(huán)境開發(fā)了譜數(shù)據(jù)處理上位機(jī)軟件，軟件實(shí)現(xiàn)了能譜顯示、能譜數(shù)據(jù)管理、系統(tǒng)參數(shù)設(shè)置、RS 485通信等功能。圖4是本文設(shè)計(jì)的數(shù)字多道分析器分析137CS得到的1 024道能譜，其能量分辨率接近8%.

　　圖4 數(shù)字多道分析器實(shí)測(cè)

　　6結(jié)語(yǔ)

　　本文提出了一種基于FPGA的數(shù)字核脈沖分析器硬件設(shè)計(jì)方案。該方案在單片F(xiàn)PGA中實(shí)現(xiàn)了多道脈沖幅度的數(shù)字分析功能，通過(guò)軟件功能仿真和實(shí)際運(yùn)行，說(shuō)明了數(shù)字多道脈沖幅度分析器硬件設(shè)計(jì)的可行性，將FPGA應(yīng)用到數(shù)字能譜測(cè)量系統(tǒng)能充分發(fā)揮其并行處理優(yōu)勢(shì)，并能有效降低硬件電路設(shè)計(jì)的復(fù)雜度。