一種于FPGA的多通道頻率測(cè)量系統(tǒng)設(shè)計(jì)

　　3)對(duì)過(guò)濾后的真實(shí)被測(cè)頻率信號(hào)fre_real1進(jìn)行上升沿判斷，以確定頻率計(jì)數(shù)的起始與結(jié)束，控制頻率計(jì)數(shù)器的計(jì)數(shù)與輸出過(guò)程。

　　4)計(jì)數(shù)值輸出過(guò)程中，需設(shè)置count_delay來(lái)判斷頻率信號(hào)的周期是否大于1s，如果成立，則認(rèn)定外部無(wú)頻率信號(hào)輸入，輸出值置為NAN(表示無(wú)窮大)。同時(shí)，系統(tǒng)啟動(dòng)過(guò)程中頻率計(jì)數(shù)器已經(jīng)開(kāi)始工作，為了保證頻率計(jì)數(shù)的正確性，可設(shè)計(jì)cnt計(jì)數(shù)器，丟棄初次計(jì)數(shù)值。最后，將有效的計(jì)數(shù)值輸出給fre_data。

　　3 仿真驗(yàn)證

　　使用ModelSim對(duì)可編程邏輯進(jìn)行仿真。測(cè)量對(duì)象為1000 Hz方波信號(hào)，時(shí)鐘頻率為33 M，因此時(shí)鐘計(jì)數(shù)值應(yīng)該是33 000。任選信號(hào)周期內(nèi)的一個(gè)時(shí)刻作為系統(tǒng)復(fù)位點(diǎn)，仿真結(jié)果如圖3所示。從圖3可以看出，fre_data的值在第三個(gè)start信號(hào)凸起后變?yōu)?3 000，與理論值完全一致，說(shuō)明設(shè)計(jì)有效。

　　4 實(shí)測(cè)數(shù)據(jù)

　　使用信號(hào)發(fā)生器提供不同頻率的正弦信號(hào)，對(duì)系統(tǒng)進(jìn)行實(shí)測(cè)，所選取的頻率測(cè)試點(diǎn)覆蓋整個(gè)實(shí)際應(yīng)用的頻率范圍，即20～3 300 Hz，且可以驗(yàn)證可編程邏輯電路的數(shù)字濾波及延時(shí)判斷功能。同時(shí)，為了更好的模擬發(fā)動(dòng)機(jī)實(shí)際情況，正弦信號(hào)的幅值應(yīng)隨著其頻率的增大而增大。實(shí)測(cè)數(shù)據(jù)如表1所示。

　　從表1可以看出，當(dāng)輸入信號(hào)的頻率小于1Hz時(shí)，系統(tǒng)的延時(shí)判斷功能生效，實(shí)測(cè)值為NAN(無(wú)窮大);當(dāng)輸入信號(hào)的頻率大于3 300 Hz時(shí)，系統(tǒng)的數(shù)字濾波功能生效，實(shí)測(cè)值為0;當(dāng)輸入信號(hào)的頻率介于1～3 300 Hz之間時(shí)，實(shí)測(cè)值的相對(duì)誤差不超過(guò)0.4%，與實(shí)際頻率基本一致。

　　5 結(jié)束語(yǔ)

　　文章提出了一種基于FPGA的多通道頻率測(cè)量系統(tǒng)的實(shí)現(xiàn)方法，主要?jiǎng)?chuàng)新點(diǎn)是利用可編程邏輯芯片搭建數(shù)字濾波電路，通過(guò)邏輯分析判別輸入信號(hào)是否切斷并做出響應(yīng)，符合實(shí)際應(yīng)用的需求。系統(tǒng)的擴(kuò)展性強(qiáng)，電路結(jié)構(gòu)相對(duì)簡(jiǎn)單，仿真及實(shí)測(cè)結(jié)果表明濾波效果明顯，測(cè)量精度較高，在工程領(lǐng)域具備適用價(jià)值。