解析高速ADC和DAC與FPGA的配合使用

　　通常情況下，這些數(shù)字接口采用的是并行LVDS總線，這樣它們會占用許多的FPGA I/O管腳，但是，并行接口的延遲最小，并且由于它們使用差分信號傳遞方式，也可以降低輻射噪聲，這在高性能系統(tǒng)中是非常重要的。

　　收到FPGA發(fā)出的4個數(shù)據(jù)流，你可能想知道在FPGA內部是如何處理數(shù)據(jù)的，在許多應用中，包括通信處理器和射電天文，都使用的一個常用的方法是使用組合或者分離的FFT結構，如下面兩個圖所示：

　　使用4個128點的FFT流水線，加上旋轉因子和1個并行4點FFT,組合成512點的FFT

　　分離512點FFT,與組合FFT相反。與組合FFT不同的是，在前兩個階段，對高速輸入有一個重組的操作

　　因為這些真實的數(shù)據(jù)樣本，你將需要尋找一個優(yōu)化的方法以便于在FFT結構中對這些數(shù)據(jù)進行處理，高效的、大FFT的實現(xiàn)是一個復雜的研究領域，但是在FFT之前，許多應用使用加權疊接相加(WOLA)結構來改善頻譜泄漏。下面兩個圖顯示了使用一個矩形窗口的普通FFT和使用WOLA的FFT的行為對比：

　　使用普通FFT矩形窗口的相鄰信道

　　使用WOLA方法的相鄰信道，顯示了更少的頻譜泄漏

　　然后，根據(jù)應用的需求，對這些合成的FFT數(shù)據(jù)進行后處理。