基于LVDS的高速圖像數(shù)據(jù)存儲器的設(shè)計與實現(xiàn)

采集數(shù)據(jù)的有效傳輸和存儲轉(zhuǎn)發(fā)技術(shù)的發(fā)展保證了數(shù)字圖像在現(xiàn)實中廣泛應(yīng)用。如今，從多媒體通信領(lǐng)域的遠程教育、圖像監(jiān)視到醫(yī)學上的遠程會診，都和數(shù)據(jù)的有效傳輸及存儲轉(zhuǎn)發(fā)技術(shù)息息相關(guān)。在國防工業(yè)領(lǐng)域，圖像數(shù)據(jù)的采集存儲和連續(xù)有效轉(zhuǎn)發(fā)也起著巨大的作用，航空遙感圖像和衛(wèi)星遙感圖像的處理加工，電視制導中數(shù)據(jù)視頻圖像的傳輸，都離不開圖像傳輸存儲技術(shù)。本文設(shè)計的基于Flash的高速大容量固態(tài)數(shù)據(jù)存儲器，采用了基于LVDS的數(shù)據(jù)傳輸方式傳輸兩路高速圖像數(shù)據(jù)，實現(xiàn)圖像數(shù)據(jù)的高速實時存儲。不僅具有處理速度快、設(shè)計靈活性高等特點，還具有可配置性和可重構(gòu)性的特點。

1系統(tǒng)總體設(shè)計

本文介紹的圖像存儲器在飛行任務(wù)中負責完成兩路獨立視頻信號的采集存儲任務(wù)。視頻圖像存儲的總體結(jié)構(gòu)框圖如圖1所示，當光耦接收到起飛和誘餌兩個控制點火信號后，FPGA就控制視頻信號1、視頻信號2經(jīng)2路獨立的LVDS接口傳輸，并分別解碼后緩存到2個外部FIFO中，最后寫入到2個各自的存儲模塊Flash當中。在系統(tǒng)工作時，讀書裝置可以實時監(jiān)測記錄器關(guān)鍵狀態(tài)參數(shù)；系統(tǒng)存儲工作完成后，讀數(shù)裝置通過LVDS接口以20 Mbyte/s的速度遠程高速讀取圖像記錄器的數(shù)據(jù)，將數(shù)據(jù)回傳至上位機進行存盤判讀。


圖1存儲器功能框圖

本設(shè)計存儲器負責接收的2路圖像尺寸均為640 X480 byte，在飛行器內(nèi)部傳感器下發(fā)起飛和誘餌兩個關(guān)鍵信號的控制下，圖像數(shù)據(jù)存儲器分別對這2路視頻圖像信號進行采集，采樣位數(shù)：8 byte/像素，輸入數(shù)據(jù)碼率：30.72 Mbyte/s，幀率：100 f/s（幀/秒），然后將解碼后的數(shù)據(jù)分別存儲到2個Flash中，最后準確地完成數(shù)據(jù)的轉(zhuǎn)發(fā)任務(wù)，使圖像數(shù)據(jù)順利進入下一模塊。存儲器視頻信號處理硬件電路框圖如圖2所示。


圖2存儲器視頻信號處理硬件電路框圖

2硬件電路設(shè)計

2.1 LVDS長線傳輸電路設(shè)計

本設(shè)計系統(tǒng)中攝像頭發(fā)出的視頻圖像信號屬于高速變化的信號，容易受到噪聲影響。低壓差分（Low Volt-age Differential Signaling，LVDS）數(shù)據(jù)傳輸技術(shù)是一種新型的、具有很低的差分電壓擺動幅度的信號傳輸方式。LVDS傳輸過程中以差分的方式傳送數(shù)據(jù)，從而具有很低的串擾和噪聲以及只消耗很少的功率。此外它通過一對并行PCB走線或平衡電纜傳輸數(shù)據(jù)，可以達到100 Mbit/s甚至高于1 Gbit/s的高速率數(shù)據(jù)傳輸。解決了高速數(shù)據(jù)的有效傳輸，同時也將有助于降低系統(tǒng)設(shè)計復雜度，提高系統(tǒng)可靠性。基于LVDS技術(shù)的傳輸特點及應(yīng)用優(yōu)勢，本設(shè)計中圖像輸入接口采用LVDS進行圖像數(shù)據(jù)接收。設(shè)計中為滿足信號實時高準確性的傳輸，在LVDS發(fā)送端采用串化器和驅(qū)動器相結(jié)合的方式增強信號；在LVDS接收端采用均衡器和解串器相結(jié)合的方式，來補償信號長線傳輸過程中的損耗。這樣高速圖像信號可以穩(wěn)定地傳輸上百米。如圖3為LVDS接口端硬件電路設(shè)計圖。


圖3 LVDS接口端硬件電路設(shè)計圖（點擊查看大圖）

2.2 FIFO的電路設(shè)計

本設(shè)計中進入FIFO前經(jīng)解碼得到的圖像數(shù)據(jù)傳輸速率為30.72 Mbit/s，因此在FIFO的選型中，必須選擇一款讀寫速度快而且容量大的外部FIFO來緩存圖像數(shù)據(jù)。經(jīng)過計算并對比分析后，本設(shè)計選用了CYPRESS公司生產(chǎn)的64 kbit x 18 bit的CY7CA285V：

1）CY7C4285V擁有66.7 MHz的最大工作頻率，10 ns的最小讀寫周期，完全可以穩(wěn)定、可靠地接收碼率為30.72 Mbit/s的圖像數(shù)據(jù)，也滿足25 ns讀寫周期的要求。


圖4單路圖像數(shù)據(jù)接收接口時序定義圖

2）從FIFO接收圖像數(shù)據(jù)的時序圖中（如圖4）可以看出，一個水平同步時間內(nèi)，寫入FIFO的圖像數(shù)據(jù)有640 byte，而讀出FIFO的數(shù)據(jù)量為33 Mbyte/s x 18.75μs=618.75 byte.這樣每一個水平同步時間內(nèi)FIFO中就會剩余640 byte-618.75 byte=21.25 byte的圖像數(shù)據(jù)。當垂直同步信號拉低時，F(xiàn)IFO中剩余的圖像數(shù)據(jù)量達到最大，本設(shè)計FPGA控制FIFO半滿即讀，那么FIFO的容量至少應(yīng)為：2 x 21.25 x480=20400 byte.顯然容量為64 kbyte的CY7C4285V可以滿足設(shè)計要求。