ARM體系結(jié)構(gòu)的發(fā)展之：ARM體系結(jié)構(gòu)的發(fā)展過程

16.1ARM體系結(jié)構(gòu)的發(fā)展過程

隨著片上系統(tǒng)設(shè)計(jì)變得更加精密、復(fù)雜，ARM處理器已成為包含多個(gè)處理部件和子系統(tǒng)的系統(tǒng)核心處理器。每個(gè)ARM處理器都有一個(gè)特定的指令集架構(gòu)ISA，ISA隨著嵌入式市場(chǎng)的需求而發(fā)展。每一個(gè)ISA的發(fā)布都是相后兼容的，這使得在較早的架構(gòu)版本上編寫的代碼也可以在后續(xù)版本上執(zhí)行。

圖16.1說明了ISA的發(fā)展過程。

圖16.1ISA發(fā)展過程

ISA的每一次發(fā)展，體現(xiàn)在命名上，就是在版本名稱中增加新的變量。ISA的發(fā)展分下面幾個(gè)過程。

①V3架構(gòu)中引入了32-bit尋址和16-bit指令執(zhí)行，而且在版本號(hào)中增加了變量T和變量M其中：

·T變量：16bit指令執(zhí)行。

·M變量：長乘法的支持。

②V4中增加半字Load/Store指令。

③V5中增加ARM/Thumb交互工作機(jī)制，而且在版本號(hào)中增加了變量E和變量J其中，

·E變量：增強(qiáng)的DSP指令。

·J變量：Jazelle狀態(tài)。

ARM面臨的挑戰(zhàn)是要滿足不斷變化的市場(chǎng)需求，同時(shí)在計(jì)算效率方面，繼續(xù)保持工業(yè)界最強(qiáng)的競(jìng)爭(zhēng)優(yōu)勢(shì)。