DSP架構(gòu)應(yīng)對(duì)電網(wǎng)諧波污染分析的挑戰(zhàn)

在過去，諧波分析儀不僅非常昂貴，而且難以集成到大規(guī)模制造的電表中。因此，對(duì)電網(wǎng)進(jìn)行諧波污染分析是一件非常困難的事情，只能偶爾由專業(yè)操作員在某些特定位置進(jìn)行。如今，芯片不僅可以集成更多的信號(hào)處理功能，而且尺寸更小、價(jià)格更低廉，能夠?qū)崿F(xiàn)對(duì)電網(wǎng)的高效使用和監(jiān)控。

過去幾十年來，電源系統(tǒng)呈指數(shù)式增長，其非線性特性引起了嚴(yán)重的諧波污染。這可能帶來多方面的不利影響，例如：電氣設(shè)備過熱和過早老化，傳輸線路損耗增加，以及繼電器保護(hù)失靈等。因此，業(yè)界越來越關(guān)注諧波污染問題，并采取了各項(xiàng)措施以實(shí)現(xiàn)更好的電網(wǎng)管理。其中，最佳的一個(gè)方法是在電網(wǎng)內(nèi)設(shè)置更多的觀測和分析點(diǎn)，并且延長監(jiān)控時(shí)間。隨著智能電表在全世界范圍內(nèi)的加快部署，滿足上述要求的最佳器件會(huì)被用于其中。用于智能電表的ASIC集電能計(jì)量特性與諧波分析功能于一身，可能是最適合當(dāng)下的理想解決方案。請(qǐng)切記，考慮到一塊芯片內(nèi)要嵌入大量DSP資源，同時(shí)又必須廉價(jià)、尺寸小、功耗低，可想而知頻譜分析絕非易事。本文將討論一種嘗試滿足所有這些需求的DSP架構(gòu)解決方案。

基頻估算和頻譜成分提取

電網(wǎng)上不斷變化的負(fù)載與相對(duì)恒定的發(fā)電輸出之間存在一種動(dòng)態(tài)的平衡關(guān)系，這導(dǎo)致在負(fù)載較高時(shí)，主電源頻率會(huì)略微降低，而在負(fù)載較低時(shí)，主電源頻率會(huì)略微提高。在電網(wǎng)高度發(fā)達(dá)并受到密切監(jiān)控的國家，頻率偏移量相當(dāng)小，但在電網(wǎng)控制不佳的地區(qū)，頻率偏移量可能大到足以影響電氣設(shè)備。為此，業(yè)界已進(jìn)行大量研究工作，試圖找到通過優(yōu)化各種參數(shù)，如精度、速度、噪聲和諧波抗擾度等，來實(shí)現(xiàn)跟蹤頻率的最有效方法。

就電源系統(tǒng)的安全性、穩(wěn)定性和效率而言，電網(wǎng)的頻率是與電流和電壓同等重要的工作參數(shù)?？煽康念l率測量是有效的進(jìn)行電源控制、負(fù)載減輕、負(fù)載恢復(fù)和系統(tǒng)保護(hù)的先決條件。

檢測和估算頻率的方法有許多種。例如，過零方法通過測量兩個(gè)相繼過零點(diǎn)之間的時(shí)間間隔來檢測頻率，這種方法的優(yōu)點(diǎn)是非常容易實(shí)現(xiàn)，缺點(diǎn)是精度較低，并且易受諧波、噪聲、直流成分等影響。基于DFT的算法可以利用采樣序列來估算頻率，但它對(duì)輸入信號(hào)中的諧波非常敏感。針對(duì)本文所述的DSP架構(gòu)，我們考察了一種基于數(shù)字PLL的方法，發(fā)現(xiàn)它很有效，具有高抗擾度，同時(shí)還能提供精確的頻率估算。

圖1所示為標(biāo)準(zhǔn)數(shù)字PLL結(jié)構(gòu)及其三個(gè)主要模塊。相位誤差檢波器將輸出發(fā)送到環(huán)路濾波器，環(huán)路濾波器進(jìn)一步控制一個(gè)數(shù)字振蕩器，目的是最大程度地降低相位誤差。因此，最終可以獲得輸入信號(hào)基頻的估算值。控制環(huán)路經(jīng)過優(yōu)化，在45 Hz到66 Hz的標(biāo)準(zhǔn)電網(wǎng)頻率范圍內(nèi)可提供最佳的鎖定參數(shù)性能。

圖1. 基于數(shù)字PLL結(jié)構(gòu)的頻率估算