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          基于ADSP-TS101S的雷達信號處理系統(tǒng)的設(shè)計

          作者: 時間:2012-06-21 來源:網(wǎng)絡(luò) 收藏

          本文引用地址:http://www.ex-cimer.com/article/257420.htm

          (4) 相參積累

          可按矢量相加方式積累,積累幀數(shù)為16個;本設(shè)計采取滑窗方式保存本幀周期和前15個幀周期的視頻數(shù)據(jù):積累后除以16就可以取得平均值。DSP4在做完相參積累后就將處理過的數(shù)據(jù)送往MTD板做后續(xù)處理。

          1.4 MTD板

          MTD板實現(xiàn)的主要功能包括MTD處理、CFAR處理和非相參積累。

          (1) MTD處理

          MTD處理主要包括8點FFT程序和求模兩部分。圖3所示是其結(jié)構(gòu)原理圖,其中求??刹捎萌缦陆乒剑?/p>


          該算法可在DSP1中完成,處理結(jié)果送入DSP2。

          (2) CFAR處理

          本系統(tǒng)中采用的算法框圖如圖4所示,CFAR處理的參考單元數(shù)N為35,前后各16個距離單元。


          該算法在DSP2中完成后,將處理結(jié)果送到DSP3。

          (3) 非相參積累

          常用的非相參積累有單極點積累器、雙極點積累器、滑窗積累平均積累等,本文采用簡單的滑窗平均積累,其中Ns=8,Mr為總點數(shù)。那么:


          該算法以及下面模塊中的前半部分均在DSP3中實現(xiàn)。

          (4) 輸出模塊

          通過輸出模塊先完成浮點轉(zhuǎn)定點,再乘以適當(dāng)系數(shù)將數(shù)據(jù)范圍壓縮到10位,然后把大于零的振幅數(shù)據(jù)輸出到D/A的視頻數(shù)據(jù),并用前幀同步作為中斷,利用DSP的DMA0來將數(shù)據(jù)傳至FPCA,再將FPGA鎖存后的lO位視頻信號輸出到DAC。DAC選用具有10位有效數(shù)據(jù)位、125MSPS轉(zhuǎn)換速率的高速器件AD9750,將數(shù)字信號轉(zhuǎn)換為模擬信號后,可由OPA692F運算放大器驅(qū)動,并由視頻電纜輸出,以分別接到主機和顯示設(shè)備。

          2 系統(tǒng)設(shè)計注意事項

          2.1 時鐘

          由于本系統(tǒng)是由多片ADSP-TS101組成的系統(tǒng),所以由40 MHz晶振產(chǎn)生的時鐘信號不能直接接到各DSP和FPGA,而應(yīng)該通過驅(qū)動后再接到各DSP,且時鐘信號到各DSP的距離應(yīng)該盡可能接近。本系統(tǒng)中采用的時鐘驅(qū)動芯片為IDT49FCT805。另外,在PCB布線時,應(yīng)該將時鐘信號盡量布在地層,并對其加以保護。

          2.2 電源

          ADSP-TS101有三個電源,其中數(shù)字3.3 V用于I/O供電;數(shù)字1.2 V用于DSP內(nèi)核供電;模擬1.2 V為內(nèi)部鎖相環(huán)和倍頻電路供電。運行時要求數(shù)字3.3 V和數(shù)字1.2 V應(yīng)同時上電。若無法嚴(yán)格同步,則應(yīng)保證內(nèi)核電源1.2 V先上電,I/O電源3.3 V后上電。本系統(tǒng)在數(shù)字3.3V輸入端并聯(lián)了一個大電容,而在數(shù)字1.2V輸入端并聯(lián)了一個小電容,其目的就是為了保證3.3V充電時間大于1.2V充電時間,以解決上述問題。系統(tǒng)用主機送來的5 V電壓經(jīng)過TPS54350得到3.3 V和1.2 V的電壓。各片DSP的數(shù)字1.2 V電源各由一片TPS54350供給。6片DSP內(nèi)部模擬1.2 V則由同一DSP芯片的VDD (1.2 V)經(jīng)濾波網(wǎng)絡(luò)后提供。FPGA的I/O電源為3.3 V,可由電源轉(zhuǎn)換后直接使用,其2.5 V核電壓應(yīng)該單獨由一片TPS54350來輸出供電。

          2.3 ADSP—TS101S的復(fù)位

          TigerSHARC DSP的上電復(fù)位較為特殊,在設(shè)計時應(yīng)充分引起重視。該DSP的上電復(fù)位波形要求如圖5所示。這里應(yīng)當(dāng)注意的是,tstart_LO在供電穩(wěn)定之后,還必須大于1 ms才能進行操作:而tpulsel_HI則必須大于50個系統(tǒng)時鐘周期且小于100個系統(tǒng)時鐘周期;tpulse2_LO必須大于100個系統(tǒng)時鐘周期。


          該DSP上電后正常復(fù)位時,低電平持續(xù)時間必須大于100個系統(tǒng)時鐘周期。本系統(tǒng)采用Altera公司的FPGA EPlK100來產(chǎn)生上電復(fù)位波形和時序控制。由于EPlK100需要一個配置芯片,而且它和DSP存在一個上電先后的問題。也就是說,在上電后,如果FPGA芯片在進行配置文件的讀入時,DSP上電仍未穩(wěn)定,則應(yīng)充分延長tstart_LO的低電平時間,以避免上電未穩(wěn)定而FPGA上的波形已經(jīng)結(jié)束。因此,應(yīng)保證DSP上電穩(wěn)定先于FPGA芯片配置文件的讀入,此問題在系統(tǒng)設(shè)計時應(yīng)予以充分重視,否則DSP將無法正常工作。

          3 結(jié)束語

          本文詳細地介紹了的各種算法在ADSP-TS101中的實現(xiàn)方法。該系統(tǒng)充分利用了高速的運算能力及數(shù)據(jù)吞吐量。文中討論了DSP應(yīng)用過程中的時鐘設(shè)計、電源設(shè)計和DSP復(fù)位問題,因而具有一定的工程指導(dǎo)意義。實踐表明,由ADSP—TS101S構(gòu)成的系統(tǒng)硬件結(jié)構(gòu)簡單,軟件編寫方便,而且成本較低。目前,該系統(tǒng)已成功應(yīng)用于某機中。


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