基于FPGA與DSP導(dǎo)引頭信號處理中FPGA設(shè)計

1 引言

隨著同防工業(yè)對精確制導(dǎo)武器要求的不斷提高，武器系統(tǒng)總體設(shè)計方案的日趨復(fù)雜，以及電子元器件水平的飛速發(fā)展。導(dǎo)引頭信號處理器的功能越來越復(fù)雜，硬件規(guī)模越來越大．處理速度也越來越高．而且產(chǎn)品的更新速度加快，生命周期縮短。實現(xiàn)功能強、性能指標(biāo)高、抗干擾能力強、工作穩(wěn)定可靠、體積小、功耗低、結(jié)構(gòu)緊湊合理符合彈載要求的導(dǎo)引頭信號處理器已經(jīng)勢在必行。過去單一采用DSP處理器搭建信號處理器已經(jīng)不能滿足要求．FPGA+DSP的導(dǎo)引頭信號處理結(jié)構(gòu)成為當(dāng)前以及未來一段時間的主流。

FPGA和DSP處理器具有截然不同的架構(gòu)，在一種器件上非常有效的算法．在另一種器件上可能效率會非常低。如果目標(biāo)要求大量的并行處理或者最大的多通道流量，那么單純基于DSP的硬件系統(tǒng)就可能需要更大的面積，成本或功耗。一個FPGA僅在一個器件上就能高提供多達550個并行乘法和累加運算，從而以較少的器件和較低的功耗提供同樣的性能。但對于定期系數(shù)更新，決策控制任務(wù)或者高速串行處理任務(wù)，F(xiàn)PGA的優(yōu)化程度遠不如DSP。

FPGA+DSP的數(shù)字硬件系統(tǒng)正好結(jié)合了兩者的優(yōu)點，兼顧了速度和靈活性。本文以導(dǎo)引頭信號處理系統(tǒng)為例說明FPGA+DSP系統(tǒng)中FPGA的關(guān)鍵技術(shù)。

2 系統(tǒng)組成

本系統(tǒng)南一片F(xiàn)PGA和一片DSP來組成，F(xiàn)PGA在實時并行計算實現(xiàn)標(biāo)準(zhǔn)數(shù)字信號處理算法的能力遠強于DSP，因此數(shù)字接收系統(tǒng)信號處理要用到的FIR濾波、FFT、IFFT等算法，在FPGA中實現(xiàn)要遠快于用DSP，且FPGA廠商提供了非常豐富易用的能實現(xiàn)數(shù)字信號處理的參數(shù)Core．可以大大簡化開發(fā)過程。而且，F(xiàn)PGA支持丁程師設(shè)計高度并行的架構(gòu)以及有大量乘法器和存儲器資源，因此將數(shù)字下變頻(DDC)，脈壓(PC)，動目標(biāo)檢測(MTD)，恒虛警處理(CFAR)等也在FPGA中實現(xiàn)，可有效提高實時性，集成度和穩(wěn)定性。而DSP用來進行其他復(fù)雜信號處理，比如自動目標(biāo)識別、抗干擾等。

FPGA和DSP的通信通過32位的數(shù)據(jù)總線聯(lián)通。FPGA通過此數(shù)據(jù)總線把柃測得到的目標(biāo)信息傳遞給DSP做后續(xù)處理，DSP則通過數(shù)據(jù)總線傳遞控制信息。

圖1 FPGA+DSP的系統(tǒng)組成框圖

3 FPGA設(shè)計中的關(guān)鍵技術(shù)

3．1 跨時鐘域的設(shè)計

3．1．1基礎(chǔ)

只有最初級的邏輯電路才使用單一的時鐘。大多數(shù)與數(shù)據(jù)傳輸相關(guān)的應(yīng)用都有與牛俱來的挑戰(zhàn)，即跨越多個時鐘域的數(shù)據(jù)移動，例如磁盤控制器、CDROM／DVD控制器、調(diào)制解調(diào)器、網(wǎng)卡以及網(wǎng)絡(luò)處理器等。當(dāng)信號從一個時鐘域傳送到另一個時鐘域時，出現(xiàn)在新時鐘域的信號是異步信號。

在現(xiàn)代IC、ASIC以及FPGA設(shè)計中，許多軟件程序可以幫助工程師建立幾百萬門的電路。但這些程序都無法解決信號同步問題。設(shè)計者需要了解可靠的設(shè)計技巧，以減少電路在跨時鐘域通信時的故障風(fēng)險。

從事多時鐘設(shè)計的第一步是要理解信號穩(wěn)定性問題。當(dāng)一個信號跨越某個時鐘域時．對新時鐘域的電路來說它就是一個異步信號。接收該信號的電路需要對其進行同步。同步可以防止第一級存儲單元(觸發(fā)器)的亞穩(wěn)態(tài)在新的時鐘域里傳播蔓延。

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)時，既尤法預(yù)測該單元的輸}}{電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期問，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種尤用的輸出電平可以滑信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

由于數(shù)據(jù)率比較低，而FPGA的工作頻率可以很高，所以在雷達信號處理機的FPGA設(shè)計中，勢必要引入跨時鐘域的設(shè)計，例如在某項口中，控制網(wǎng)絡(luò)為10M．脈沖壓縮工作時鐘為200M，MTD、CFAR為80M，是個典型的跨時鐘域設(shè)計。

圖2時鐘域示意圖