基于dsp與fpga組成的調(diào)幅廣播信號(hào)檢測(cè)系統(tǒng)設(shè)計(jì)

　　FPGA邏輯設(shè)計(jì)

　　本系統(tǒng)中FPGA主要用來協(xié)調(diào)各個(gè)模塊間的數(shù)據(jù)傳輸，分別為A/D采樣數(shù)據(jù)到DSP的傳輸、DSP計(jì)算結(jié)果到PCI接口的傳輸以及數(shù)控增益放大器的增益控制。同時(shí)FPGA還為系統(tǒng)工作提供了必要的時(shí)鐘、復(fù)位信號(hào)、控制信號(hào)(圖3)。

　　器件選擇

　　A/D轉(zhuǎn)換器是整個(gè)監(jiān)測(cè)系統(tǒng)的關(guān)鍵部件，它的性能往往直接影響整個(gè)監(jiān)測(cè)系統(tǒng)的技術(shù)指標(biāo)。當(dāng)A/D有效位數(shù)大于12位時(shí)量化損失為 0.0055dB，其對(duì)測(cè)量精度的影響可忽略不計(jì)。系統(tǒng)選用的A/D轉(zhuǎn)換器為ADI公司的AD9433。輸入AD9433的信號(hào)幅度要控制在一定的范圍內(nèi)，否則會(huì)造成失真，甚至燒毀芯片，所以要在AD9433之前用運(yùn)放對(duì)信號(hào)幅度進(jìn)行調(diào)控。同時(shí)根據(jù)調(diào)幅廣播信號(hào)幅度實(shí)時(shí)變化的特點(diǎn)，要求所選擇的運(yùn)放增益可變。基于上述要求系統(tǒng)選用ADI公司的線性數(shù)控增益放大器AD8320。

　　系統(tǒng)對(duì)信號(hào)采樣點(diǎn)數(shù)為N=4096，算法采用Hilbert變換解調(diào)求調(diào)幅度和欠采樣求載波頻率，所以每計(jì)算100次調(diào)幅度和1次載波頻率所需要的運(yùn)算量大概為：

　　
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　　本系統(tǒng)選用ADI公司SHARC系列的ADSP-21262作為數(shù)據(jù)處理芯片。

　　根據(jù)ADSP-21262性能可估算出系統(tǒng)完成一次調(diào)幅度測(cè)量所需要的時(shí)間大概為800μs，完成一次載波頻率測(cè)量所需要的時(shí)間大概為10ms，可以滿足系統(tǒng)實(shí)時(shí)性要求。

　　在總線控制模塊中，系統(tǒng)選用Altera公司Cyclone II系列中的EP2C8Q208C8 FPGA芯片。

　　PCI接口模塊選用PLX公司的PCI總線控制芯片PC19054。

　　結(jié)語

　　本文介紹了一種基于DSP的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)，采用了數(shù)字信號(hào)處理的方法，與模擬監(jiān)測(cè)技術(shù)相比處理更加靈活、測(cè)量精度更高、并且大大提高了系統(tǒng)的可靠性。本系統(tǒng)已成功應(yīng)用于實(shí)踐，經(jīng)過實(shí)踐檢查，載波頻率測(cè)量精度達(dá)到1Hz，調(diào)幅度測(cè)量精度達(dá)到3%，測(cè)量效果滿足實(shí)際需要。