基于C64x+ DSP高速緩存一致性分析與維護(hù)

高速緩存(CACHE)作為內(nèi)核和低速存儲(chǔ)器之間的橋梁，基于代碼和數(shù)據(jù)的時(shí)間和空間相關(guān)性，以塊為單位由硬件控制器自動(dòng)加載內(nèi)核所需要的代碼和數(shù)據(jù)。如果所有程序和數(shù)據(jù)的存取都由內(nèi)核完成，基于CACHE的運(yùn)行機(jī)制，內(nèi)核始終能夠得到存儲(chǔ)器中最新的數(shù)據(jù)。但是當(dāng)有其它可以更改存儲(chǔ)器內(nèi)容的部件存在時(shí)，例如不需要內(nèi)核干預(yù)的直接數(shù)據(jù)存取（DMA）引擎，就可能出現(xiàn)由于CACHE的存在而導(dǎo)致內(nèi)核或者DMA不能夠得到最新數(shù)據(jù)的現(xiàn)象，也就是CACHE一致性的問(wèn)題。

C64x+ 存儲(chǔ)器架構(gòu)
德州儀器(TI)公司對(duì)高性能C64x核進(jìn)行了改進(jìn)，使其性能大副提升，稱之為C64x+DSP核。C64x+系統(tǒng)的存儲(chǔ)器框圖如圖1所示。存儲(chǔ)器被分成了三級(jí)：第一級(jí)是L1，包含數(shù)據(jù)存儲(chǔ)器（L1D）和代碼存儲(chǔ)器(L1P)；第二級(jí)是代碼和數(shù)據(jù)共用存儲(chǔ)器（L2）；第三級(jí)是外部存儲(chǔ)器，主要是DDR2存儲(chǔ)器。L1P、L1D和L2的CACHE功能分別由相應(yīng)的L1P控制器、L1D控制器和L2控制器完成。表 1總結(jié)了C64x+平臺(tái)上可用的CACHE情況。

圖1 C64x+ 存儲(chǔ)器框圖

表 1 C64x+ CACHE特性

C64x+平臺(tái)上L1P用來(lái)存儲(chǔ)或者緩存代碼；L1D用來(lái)存儲(chǔ)或者緩存數(shù)據(jù)。L1P和L1D大小都是32K字節(jié)，可以分別配置0K、4KB、8KB、16KB或者32KB作為CACHE，其余作為代碼或者數(shù)據(jù)RAM。作為CACHE的部分，用來(lái)緩存L2和DDR2的數(shù)據(jù)或代碼。作為RAM的部分，可以存儲(chǔ)關(guān)鍵的代碼或者數(shù)據(jù)使得內(nèi)核能夠以很高的速度訪問(wèn)。C64x+平臺(tái)上L2 存儲(chǔ)器可用于存儲(chǔ)代碼和數(shù)據(jù)。L2上最大可以分配256K字節(jié)CACHE來(lái)緩存DDR2中的數(shù)據(jù)或代碼。L2中其余部分作為RAM存儲(chǔ)代碼和數(shù)據(jù)。

圖 2 內(nèi)核訪問(wèn)存儲(chǔ)器流程

高速緩存一致性問(wèn)題分析
在任何時(shí)刻，內(nèi)核或者其它主機(jī)訪問(wèn)存儲(chǔ)器中數(shù)據(jù)時(shí)，由于CACHE的存在造成不能夠得到最近更新過(guò)的數(shù)據(jù)，就會(huì)出現(xiàn)CACHE一致性問(wèn)題。CACHE的一致性問(wèn)題分為兩個(gè)大類：內(nèi)核讀一致性問(wèn)題和內(nèi)核寫一致性問(wèn)題。在下面兩個(gè)小節(jié)中，分別描述了這兩種情況的模型：

內(nèi)核讀一致性模型
圖 3給出了內(nèi)核讀一致性的模型。在這個(gè)模型中，CACHE一致性問(wèn)題的存在取決于圖中虛線箭頭指示的第二步操作能否在內(nèi)核從CACHE中重新讀數(shù)據(jù)之前完成。如果不能，則會(huì)造成內(nèi)核讀取的數(shù)據(jù)不是其它主機(jī)更新后的數(shù)據(jù)，而是原來(lái)CACHE中的內(nèi)容，從而導(dǎo)致一致性的問(wèn)題。

圖 3 內(nèi)核讀一致性模型　　

L1P CACHE對(duì)L2內(nèi)存或者DDR2外存中的代碼進(jìn)行緩存。當(dāng)內(nèi)核第一次對(duì)L2或者DDR2中的代碼進(jìn)行讀操作的時(shí)候，由于代碼不在L1P CACHE中，CAHCE硬件會(huì)將L2或者DDR2中的代碼讀到L1P CACHE中。內(nèi)核可以得到最新的代碼，不存在一致性的問(wèn)題。此后，如果其它主機(jī)更新L2或者DDR2中的代碼，然后內(nèi)核再次讀取此部分代碼時(shí)，會(huì)發(fā)現(xiàn)相應(yīng)的代碼已經(jīng)存在L1P CACHE中，此時(shí)內(nèi)核會(huì)直接從L1P CACHE中讀取代碼。由于內(nèi)核不能得到最新的代碼，就出現(xiàn)了內(nèi)核讀一致性的問(wèn)題。L1D 內(nèi)核讀一致性問(wèn)題的原理和L1P相同，只是L1D緩存的是L2或者DDR2中的數(shù)據(jù)。

內(nèi)核寫一致性模型
圖 4給出了內(nèi)核寫一致性的模型。在這個(gè)模型中，CACHE一致性問(wèn)題的存在取決于圖中虛線箭頭指示的第二步操作能否在其它主機(jī)從存儲(chǔ)器中讀數(shù)據(jù)之前完成。如果不能，會(huì)造成其它主機(jī)從存儲(chǔ)器中讀到的數(shù)據(jù)是原來(lái)的數(shù)據(jù)而不是內(nèi)核更新過(guò)的數(shù)據(jù)，從而導(dǎo)致一致性的問(wèn)題。

圖 4 內(nèi)核寫一致性模型　　

當(dāng)內(nèi)核對(duì)L2或者DDR2中的代碼/數(shù)據(jù)進(jìn)行寫操作的時(shí)候，如果代碼/數(shù)據(jù)已經(jīng)在L1 CACHE中，新的代碼/數(shù)據(jù)會(huì)被更新到L1 CACHE中。當(dāng)其它主機(jī)從L2或者DDR2中讀代碼/數(shù)據(jù)的時(shí)候，會(huì)直接從L2或者DDR2中讀取相應(yīng)的內(nèi)容，如果L1 CACHE中新的代碼/數(shù)據(jù)未被更新到L2或者DDR2中，則其它主機(jī)讀取的不是更新后的內(nèi)容，就會(huì)出現(xiàn)內(nèi)核寫一致性的問(wèn)題。

C64x+ 一致性分析
C64x+上的CACHE一致性問(wèn)題，需要根據(jù)放置代碼/數(shù)據(jù)的相應(yīng)位置進(jìn)行分析。由于在C64x+平臺(tái)上，L1P、L1D和L2內(nèi)存既可以作為CACHE又可以作為存儲(chǔ)器使用，因此，在分析一致性問(wèn)題的時(shí)候，需要考慮以下幾種情況：
1) 代碼在L1P存儲(chǔ)器中；2) 代碼在L2存儲(chǔ)器中；3）代碼在DDR2存儲(chǔ)器中；4）數(shù)據(jù)在L1D存儲(chǔ)器中；5）數(shù)據(jù)在L2存儲(chǔ)器中；6）數(shù)據(jù)在DDR2存儲(chǔ)器中。
對(duì)于1)，由于代碼直接在L1P存儲(chǔ)器中，不需要進(jìn)行CACHE，所以不會(huì)存在一致性的問(wèn)題。　　

對(duì)于2)和3)，涉及到L1P CACHE，存在代碼的更新能否被內(nèi)核讀到的問(wèn)題。代碼的更新分成兩種情況：一是內(nèi)核在運(yùn)行過(guò)程中對(duì)代碼進(jìn)行修改；二是其它主機(jī)對(duì)代碼的修改。這兩種情況下，都會(huì)存在CACHE讀一致性問(wèn)題，需要由軟件來(lái)維護(hù)?！　?/p>

對(duì)于4)，數(shù)據(jù)直接在L1D存儲(chǔ)器中， 內(nèi)核始終能夠讀到其它主機(jī)更新到L1D內(nèi)存中的內(nèi)容，內(nèi)核寫過(guò)的數(shù)據(jù)也能夠被其它主機(jī)直接從L1D內(nèi)存中讀到。所以不會(huì)存在一致性的問(wèn)題?！　?/p>

對(duì)于5)，數(shù)據(jù)在L2存儲(chǔ)器，按照上面的分析，會(huì)存在CACHE讀和寫一致性的問(wèn)題。在C64x+平臺(tái)上這種情況下的一致性問(wèn)題會(huì)由硬件自動(dòng)維護(hù)?！　?/p>

對(duì)于6)，也會(huì)存在CACHE讀和寫一致性的問(wèn)題，這種情況需要軟件進(jìn)行CACHE一致性的維護(hù)。

C64x+ 高速緩存一致性維護(hù)操作

出現(xiàn)CACHE一致性問(wèn)題時(shí)，為了保證內(nèi)核或者其它主機(jī)在進(jìn)行數(shù)據(jù)操作的時(shí)候能夠得到最新的數(shù)據(jù)，需要進(jìn)行CACHE的一致性維護(hù)操作。下面具體分析以上幾種情況在C64x+平臺(tái)上如何進(jìn)行CACHE一致性問(wèn)題處理：