基于FPGA/DSP的靈巧干擾平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

引 言

目前，通信干擾的手段以信號(hào)大功率壓制為主，本質(zhì)上屬于物理層能量干擾，存在效費(fèi)比低，且容易暴露自身目標(biāo)等缺點(diǎn)，而且隨著新的功率控制和信號(hào)處理技術(shù)的應(yīng)用，通信大功率壓制干擾手段的應(yīng)用遇到了瓶頸。大功率壓制干擾手段的局限性對(duì)研究一種新的小功率靈巧干擾技術(shù)提出了迫切的需求。美國(guó)通信干擾專家Richard A．Poisel于2002年首先提出了靈巧干擾(smart jamming)的概念。他指出可以利用接收機(jī)在捕獲輸入信號(hào)時(shí)間和幀同步信息的過程實(shí)施攻擊，這可以看作是靈巧干擾技術(shù)的雛形。當(dāng)前靈巧干擾正成為國(guó)內(nèi)外研究的熱點(diǎn)。本文設(shè)計(jì)的靈巧干擾硬件平臺(tái)正是基于這種背景，可以為靈巧干擾技術(shù)的發(fā)展提供硬件平臺(tái)支持。

1 靈巧干擾平臺(tái)工作原理

經(jīng)過前端射頻選頻濾波和下變頻后，靈巧干擾平臺(tái)將獲得所測(cè)頻段范圍的中頻信號(hào)送入高速信號(hào)處理平．臺(tái)。高速信號(hào)處理平臺(tái)由數(shù)／模轉(zhuǎn)換器(ADC)產(chǎn)生數(shù)字中頻信號(hào)，經(jīng)數(shù)字下變頻器(DDC)后送入數(shù)字信號(hào)處理器，由數(shù)字信號(hào)處理器完成信號(hào)的搜索截獲、參數(shù)估計(jì)及識(shí)別，軟件化的解調(diào)器根據(jù)這些處理結(jié)果選擇適當(dāng)?shù)慕庵S方式和參數(shù)完成解調(diào)，解調(diào)器的輸入來源于經(jīng)過數(shù)字下變頻(DDC)的數(shù)字基帶復(fù)信號(hào)，通過對(duì)解調(diào)信號(hào)的分析，可以進(jìn)一步識(shí)別信號(hào)的編碼方式等底層信息。最終生成與偵察信號(hào)同等樣式或相關(guān)度極大的干擾信號(hào)，將能量壓制提升為信息壓制，只要在敵我雙方信息功率上形成一定的信息能量?jī)?yōu)勢(shì)就可以取得很好的干擾效果。

平臺(tái)功能框圖如圖1所示。

其中，輸入通道功能包括：A／D變換、數(shù)字下變頻；信號(hào)處理功能主要有：信號(hào)載頻估計(jì)、參數(shù)估計(jì)、調(diào)制識(shí)別、解調(diào)、編碼識(shí)別等；靈巧干擾信號(hào)生成單元根據(jù)信號(hào)處理單元得到的信號(hào)參數(shù)生成干擾信號(hào)；輸出通道與輸入通道對(duì)應(yīng)，將產(chǎn)生的干擾信號(hào)變換到相應(yīng)的中頻發(fā)出。

2 平臺(tái)總體設(shè)計(jì)

2．1 平臺(tái)硬件結(jié)構(gòu)設(shè)計(jì)

通信偵察信號(hào)分析屬于非合作通信環(huán)境下的信號(hào)處理，其寬頻帶、多調(diào)制方式、多信號(hào)的特點(diǎn)要求信號(hào)處理平臺(tái)中的處理器具有高性能的處理能力外，還應(yīng)具備較強(qiáng)的通用性、靈活性。隨著大規(guī)?？删幊唐骷陌l(fā)展，采用DSP芯片和可編程邏輯器件相結(jié)合的信號(hào)處理平臺(tái)顯示出其優(yōu)越性。采用這種結(jié)構(gòu)的信號(hào)處理平臺(tái)的最大特點(diǎn)是結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適合于模塊化設(shè)計(jì)，從而能夠提高算法效率；同時(shí)開發(fā)周期較短，平臺(tái)易于維護(hù)和擴(kuò)展，特別適合于實(shí)時(shí)信號(hào)處理。近些年，更多的實(shí)時(shí)信息處理平臺(tái)采用了FPGA+DSP的結(jié)構(gòu)，FPGA和DSP協(xié)作發(fā)揮各自的長(zhǎng)處，低層的預(yù)處理算法處理的數(shù)據(jù)量大，對(duì)處理速度要求高，但運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適合于用FP～GA進(jìn)行硬件實(shí)現(xiàn)，這樣能兼顧速度及靈活性；高層處理算法的特點(diǎn)是處理的數(shù)據(jù)量較低層算法少，但算法的結(jié)構(gòu)復(fù)雜，適合于用運(yùn)算速度高，尋址方式靈活，通信機(jī)制強(qiáng)的DSP 芯片來實(shí)現(xiàn)。

根據(jù)靈巧干擾平臺(tái)功能要求，平臺(tái)硬件結(jié)構(gòu)如圖2所示。

該平臺(tái)采用CPCI結(jié)構(gòu)，主要由A／D，D／A轉(zhuǎn)換及DDC，DUC模塊、DSP信號(hào)處理模塊、CPCI總線接口、FPGA高速數(shù)字傳輸、存儲(chǔ)器、PCI橋模塊、CPLD模塊等幾部分組成。主要特性如下：

(1)單通道14 b分辨率，150 MSPS采樣率的高速帶寬ADC AD9254。

(2)寬帶數(shù)字正交下變頻DDC芯片AD6636，支持抽取與濾波。

(3)單通道14 b分辨率，300 MSPS采樣率的高速寬帶DAC AD9755。

(4)寬帶數(shù)字正交上下變頻DUC芯片GC5016，支持抽取與濾波。

(5)處理器之間(包括兩片TMS320C6713 DSP芯片與一片Xilinx Virtex 4 FPGA芯片)實(shí)現(xiàn)了多種靈活的高速實(shí)時(shí)數(shù)據(jù)傳輸與交換通道。

(6)CPCI總線兼容PCI 2．2 64位／66 MHz，支持Master(DMA)／Target burst模式。

FPGA和DSP協(xié)同完成信號(hào)處理功能，這里重點(diǎn)說明其協(xié)同原理(見圖3)。

FPGA與DSP主要通過共享EMIF總線上的存儲(chǔ)空間進(jìn)行數(shù)據(jù)交換。存儲(chǔ)器包括：共128 MB的SDRAM，512 KB的SBSRAM，8 MB的非易失FLASH，它將大大提高數(shù)字信號(hào)的傳輸與處理速度。DSP外部總線EMIF各種存儲(chǔ)器及設(shè)備資源分配如下：CE0(SDRAM)，CE1 (FLASH)，CE2(SRAM)，CE3(FPGA)。資源分配由FPGA和DSP依靠申請(qǐng)總線決定，因此可以通過重新編程加以修改。對(duì)于C671 3來說，EMIF總線為32位，時(shí)鐘最高為100 MHz，因此總線的數(shù)據(jù)吞吐率最高為400 MB／s。為了提高總線效率，設(shè)計(jì)中FPGA與DSP都可以獨(dú)立訪問：EMIF總線上的存儲(chǔ)空間，但不能同時(shí)訪問。FPGA作為EMIF總線設(shè)備之一，與 SDRAM，SB-SRAM共享數(shù)據(jù)與地址總線。同時(shí)，F(xiàn)PGA也是EMIF總線主設(shè)備之一，與DSP共同管理EMIF總線。也就是說，F(xiàn)PGA也可以主動(dòng)發(fā)起訪問SDRAM，SBSRAM。因此，F(xiàn)PGA與DSP共享EMIF總線上所有的存儲(chǔ)空間。在默認(rèn)狀態(tài)下，由DSP管理EMIF總線。FPGA通過使能HOLD控制線向DSP申請(qǐng)總線，DSP在處理完當(dāng)前任務(wù)后，響應(yīng)請(qǐng)求，以HOLDA控制線使能作為回應(yīng)，并將自己所有EMIF管腳置為高阻。這時(shí)， FP-GA就可以接管EMIF總線，進(jìn)行相應(yīng)的操作。FPGA與DSP進(jìn)行數(shù)據(jù)交換的另一種方式是通過HPI(主機(jī)口)。TM$320C6713的HPI 是一個(gè)16 b寬的并行端口。FPGA作為HPI主設(shè)備與DSP的HPI相連，掌管著該端口的主控權(quán)，通過HPI直接訪問TMS320(26713的存儲(chǔ)空間和外圍設(shè)備。

2．2 平臺(tái)軟件設(shè)計(jì)

本設(shè)計(jì)中，F(xiàn)PGA不僅需要與DSP協(xié)同工作，完成對(duì)偵察信號(hào)的處理，同時(shí)負(fù)責(zé)對(duì)整個(gè)平臺(tái)的控制。信號(hào)處理板上與FPGA通訊的接口有：AD／DDC接口、DA／DUC接口、DSP接口、RAM(SRAM／SDRAM)接口及CPCI接口。 FPGA要實(shí)現(xiàn)與這些接口的通訊，并協(xié)調(diào)各接口之間的工作時(shí)序，調(diào)度各接口之間的數(shù)據(jù)流向。

基于FPGA的控制軟件主要完成以下功能：

(1)程序加載

程序加載分為FPGA的程序加載和DSP的程序加載。FPGA的程序加載是指通過PCI總線來給FPGA加載程序。其加載路徑為：上位機(jī)→PCI總線 →FP-GA。DSP的程序加載是指通過HPI來給DSP加載信號(hào)處理程序。其加載路徑為：上位機(jī)→PCI總線→FP-GA→HPI口→DSP。

(2)ADC(DDC)數(shù)據(jù)采集與存儲(chǔ)

此過程是指FPGA把ADC(DDC)數(shù)據(jù)采集并保存在外部存儲(chǔ)器(SDRAM或SRAM)中以備FPGA和DSP處理的過程。其數(shù)據(jù)流路徑為：外部數(shù)據(jù)源→ADC→DDC(只進(jìn)行ADC時(shí)DDC省略)→FPGA→SDRAM或SRAM。

(3)數(shù)據(jù)的DMA操作

DMA用于實(shí)現(xiàn)上位機(jī)對(duì)外部存儲(chǔ)器(SDRAM或SRAM)的數(shù)據(jù)讀寫功能。DMA讀的數(shù)據(jù)流路徑是：外部存儲(chǔ)器→FPGA→DMA→上位機(jī)→二進(jìn)制文件。DMA發(fā)的數(shù)據(jù)流路徑是：上位機(jī)→DMA→FPGA→SDRAM。

(4)配置DDC和DUC

此過程是把DDC和DUC配置文件通過FPGA配置到AD6636和GC5016中。其配置路徑為：上位機(jī)→PCI總線→FPGA→DDC或DUC。

軟件設(shè)計(jì)采用Verilog硬件描述語言和模塊化設(shè)計(jì)，結(jié)構(gòu)如圖4所示。

圖4中，reg_proc模塊是軟件控制的核心部分。通過定義內(nèi)部寄存器接收上位機(jī)的控制字，給各模塊發(fā)出控制信息；pci_infe是FPGA與PCI 總線的接口模塊，實(shí)現(xiàn)平臺(tái)與上位機(jī)的信號(hào)交互；FPGA通過HPI口對(duì)DSP的程序加載，由hpi_infe模塊實(shí)現(xiàn)；adc_infe和DAC infe實(shí)現(xiàn)數(shù)據(jù)的A／D輸入和D／A輸出功能；ddc_config和duc_config完成對(duì)DDC及DUC芯片的配置；ram_ctrl模塊實(shí)現(xiàn) FPGA對(duì)存儲(chǔ)器的讀寫功能，包括SRAM和SDRAM的子模塊程序。此外，程序還設(shè)計(jì)了時(shí)鐘管理模塊clk_manage，用于產(chǎn)生全局時(shí)鐘及復(fù)位信號(hào)。

3 試驗(yàn)驗(yàn)證

為了驗(yàn)證平臺(tái)能否在程序控制下正確工作，本文編寫了工作于DSP的8 192點(diǎn)FFT驗(yàn)證程序，實(shí)現(xiàn)對(duì)輸入信號(hào)的FFT變換。

試驗(yàn)中設(shè)置DDC為70 MHz混頻，DUC 70 MHz中頻輸出，輸入信號(hào)為75 MHz正弦波。在FPGA／DSP程序加載和DDC／DUC配置完成后，首先進(jìn)行ADC數(shù)據(jù)采集，把采集得到的數(shù)據(jù)存儲(chǔ)到SRAM中，DSP與SRAM進(jìn)行數(shù)據(jù)交互并在DSP中完成8 192點(diǎn)的FFT運(yùn)算，計(jì)算結(jié)果保存于SDRAM中，經(jīng)DMA方式讀取到上位機(jī)硬盤形成二進(jìn)制文件。同時(shí)將混頻后的5 MHz單頻信號(hào)從SRAM讀出上變頻到70 MHz輸出。試驗(yàn)結(jié)果如圖5、圖6所示。

由圖5可知，DMA輸出的FFT結(jié)果顯示處理的下變頻信號(hào)為5 MHz，等于預(yù)期值；圖6顯示5 MHz單頻信號(hào)經(jīng)上變頻后輸出為70 MHz中頻模擬信號(hào)。試驗(yàn)證明，平臺(tái)的軟硬件均能正確工作，實(shí)現(xiàn)了設(shè)計(jì)目的。

4 結(jié) 語

根據(jù)靈巧干擾平臺(tái)功能要求，設(shè)計(jì)了基于FPGA／DSP的硬件平臺(tái)，采用Verilog HDL及模塊化方法設(shè)計(jì)了硬件平臺(tái)的控制軟件。試驗(yàn)結(jié)果表明，靈巧干擾平臺(tái)構(gòu)成合理，硬件設(shè)計(jì)、軟件設(shè)計(jì)可靠，滿足了靈巧干擾平臺(tái)的功能要求，為靈巧干擾技術(shù)研究提供了硬件平臺(tái)支持，該平臺(tái)已成功應(yīng)用于工程項(xiàng)目。