集成式電源管理單元簡(jiǎn)化基于FPGA的系統(tǒng)

作者：Maurice O’ Brien ADI公司

醫(yī)療和儀器設(shè)備（如便攜式超聲設(shè)備和手持式儀器）的趨勢(shì)也是尺寸越來(lái)越小，要求在更小的面積上以更有效的方式為FPGA、處理器和存儲(chǔ)器供電。典型的FPGA和存儲(chǔ)器設(shè)計(jì)需要密度非常高的電源，它能以快速瞬變響應(yīng)輸送大電流以便為內(nèi)核和I/O電源軌供電，同時(shí)通過(guò)低噪聲軌為鎖相環(huán)(PLL)等片內(nèi)模擬電路供電。電源時(shí)序至關(guān)重要，應(yīng)確保FPGA在存儲(chǔ)器使能之前上電并運(yùn)行。帶精密使能輸入和專(zhuān)用電源良好輸出的穩(wěn)壓器支持電源時(shí)序控制和故障監(jiān)控。電源設(shè)計(jì)師通常希望將同一電源IC用在不同應(yīng)用中，因此，必須能夠改變電流限值。這種設(shè)計(jì)重用可大幅縮短產(chǎn)品上市時(shí)間——任何新產(chǎn)品開(kāi)發(fā)流程中的關(guān)鍵要素之一。

考慮具有1路12 V輸入和5路輸出的FPGA的多軌電源管理常見(jiàn)設(shè)計(jì)規(guī)格：
• 內(nèi)核電軌： 1.2V (4 A)
• 輔助電軌： 1.8V (4 A)
• I/O電軌： 3.3V (1.2A)
• DDR存儲(chǔ)器電軌： 1.5V (1.2A)
• 時(shí)鐘電軌： 1.0V (200mA)

FPGA供電應(yīng)用實(shí)例

典型的分立方案有4個(gè)開(kāi)關(guān)穩(wěn)壓器連接到12 V輸入軌。 一個(gè)開(kāi)關(guān)穩(wěn)壓器的輸出預(yù)調(diào)節(jié)LDO以降低功耗。 另一種方法是使用一個(gè)穩(wěn)壓器將12 V輸入降壓至5 V中間軌，然后再經(jīng)調(diào)節(jié)以產(chǎn)生所需的各個(gè)電壓。 該方案的成本較低，但由于采用兩級(jí)電源轉(zhuǎn)換，效率也較低。 在以上兩種方案中，各穩(wěn)壓器都必須獨(dú)立使能，因此，可能需要一個(gè)專(zhuān)用電源時(shí)序控制器來(lái)控制電源的時(shí)序。 噪聲可能也是一個(gè)問(wèn)題，除非所有開(kāi)關(guān)穩(wěn)壓器都能同步以降低拍頻。

將多個(gè)降壓調(diào)節(jié)器和LDO集成到單個(gè)封裝中，可顯著縮小電源管理設(shè)計(jì)的總體尺寸。 此外，與傳統(tǒng)分立方案相比，智能型集成解決方案具有許多優(yōu)勢(shì)。 減少分立元件數(shù)目可大幅降低設(shè)計(jì)的成本、復(fù)雜度和制造成本。 集成電源管理單元(PMU) ADP505x系列可在單個(gè)IC中實(shí)現(xiàn)所有這些電壓和功能，所用PCB面積和元件大幅減少。

為了最大程度地提高效率，各降壓調(diào)節(jié)器均可直接從12V電壓供電，從而無(wú)需預(yù)調(diào)節(jié)器級(jí)。 降壓調(diào)節(jié)器1和2具有可編程電流限值（4A、2.5A或1.2A），因此電源設(shè)計(jì)師可以快速輕松地為新設(shè)計(jì)改變電流，大大縮短開(kāi)發(fā)時(shí)間。 LDO可由其中一個(gè)降壓調(diào)節(jié)器供電，提供低噪聲1 V電源軌用于噪聲敏感的模擬電路。

某些設(shè)計(jì)中，兩者都很重要： 對(duì)較高電流軌使用較低的開(kāi)關(guān)頻率以提供最高電源效率，對(duì)較低電流軌使用較高的開(kāi)關(guān)頻率以縮小電感尺寸和實(shí)現(xiàn)最小的PCB面積。 主開(kāi)關(guān)頻率提供一個(gè)2分頻選項(xiàng)，允許ADP5050以?xún)煞N頻率工作。 降壓調(diào)節(jié)器1和3的開(kāi)關(guān)頻率可通過(guò)I2C端口設(shè)置為主開(kāi)關(guān)頻率的一半。