Giga ADC 介紹及雜散分析(上)

摘要

Giga ADC是TI推出的采樣率大于1GHz的數(shù)據(jù)轉(zhuǎn)換產(chǎn)品系列，主要應(yīng)用于微波通信、衛(wèi)星通信以及儀器儀表。本文介紹了Giga ADC的主要架構(gòu)以及ADC輸出雜散的成因分析，以及優(yōu)化性能的主要措施。

1、Giga ADC架構(gòu)及TI的Giga ADC

1.1 Giga ADC架構(gòu)演進

Giga ADC目前已經(jīng)廣泛的應(yīng)用于數(shù)據(jù)采集、儀器儀表、雷達和衛(wèi)星通信系統(tǒng)；隨著采樣速率和精度的進一步提高，越來越多的無線通信廠商開始考慮使用Giga ADC實現(xiàn)真正的軟件無線電。軟件無線電不僅可以簡化接收通道設(shè)計，同時可以方便不同平臺的移植和升級，從而降低開發(fā)成本和周期。

Figure 1列出了在使用各種采樣架構(gòu)下，采樣精度和采樣速率之間關(guān)系。隨著技術(shù)和工藝的發(fā)展，各種架構(gòu)可以支持的采速率在不斷的提升，但就目前的水平來看，要實現(xiàn)1Gpbs以上的采樣率，必須采用Flash或者折疊（Folding）架構(gòu)。

這主要是因為在其它架構(gòu)中，都采用了反饋環(huán)路；這些反饋環(huán)路的傳輸延時限制了ADC速率的進一步提升。例如在pipeline中，每一級都有一個DAC，用于把本級的數(shù)據(jù)輸出轉(zhuǎn)換成模擬信號，反饋給本級的模擬輸入，取差以后放大輸出給下一級。類似的限制也存在于Subranging或者multi-step架構(gòu)中，都需要一個反饋環(huán)路輔助判決。

另一方面，雖然目前業(yè)界最快的ADC架構(gòu)是Flash架構(gòu)，但一個N bit的flash ADC需要2N-1個比較器，當(dāng)N>= 8時，比較器的數(shù)量將會非常龐大；而且隨著轉(zhuǎn)換精度的增加，后端的譯碼邏輯也會變得異常復(fù)雜；這些都會對芯片的體積和功耗造成很大的影響。

所以在TI的Giga ADC中，采用了折中的折疊（folding）架構(gòu)。事實上，折疊是和flash類似的架構(gòu)，不同的是，在折疊架構(gòu)中，輸入信號分別通過了粗分ADC和折疊電路+細分ADC；折疊電路的理想傳輸特性為三角狀循環(huán)的折疊信號。以一個8bit ADC為例，粗分ADC輸出3bit，細分ADC輸出5bit.如Figure 2和Figure 3所示，折疊電路共折疊了8次，將滿量程的輸入范圍等分為8段，分別對應(yīng)3位粗分ADC轉(zhuǎn)換產(chǎn)生的高位bit（MSB）；同時對上述折疊電路輸出信號進行5位細化轉(zhuǎn)換得到低位bit（LSB）；最后高、低位數(shù)字碼合起來組成8位的數(shù)字輸出。

對于一個8bit ADC，采用折疊電路架構(gòu)所需要的比較器個數(shù)為（m = 3，n = 5）；如果采用flash架構(gòu)，則需要比較器的個數(shù)為。顯而易見，采用折疊架構(gòu)大大降低了比較器的個數(shù)。

1.2 TI Giga ADC產(chǎn)品介紹

TI在過去的十年當(dāng)中，利用創(chuàng)新的ADC架構(gòu)和工藝技術(shù)，不斷的刷新業(yè)界Giga ADC的采樣速率和轉(zhuǎn)換精度，最新的產(chǎn)品已經(jīng)可以達到5Gbps @ 7.6bit（LM97600）和4Gpbs @ 12bit（ADC12D2000RF）。Figure 4是目前TI全系列的Giga ADC產(chǎn)品：

2、TI Giga ADC架構(gòu)介紹

本章節(jié)中將詳細討論Giga ADC的各個功能模塊。在實際應(yīng)用中，設(shè)計者一般都會采用Folding + interpolation + calibration的架構(gòu)，用于進一步簡化設(shè)計，降低功耗和提高精度。

上圖是一個典型的folding-interpolation架構(gòu)的Giga ADC框圖。在這類ADC中，為了解決模擬輸入端的匹配誤差和輸入偏置誤差，集成了一個校準信號源，在不需要外部輸入的情況下，實現(xiàn)芯片的前臺校準，使芯片達到最大性能。除此之外，還包括輸入的buffer，采保電路，foldinginterpolation電路以及比較器、encoder和LVDS輸出電路。

2.1 Input mux

在Figure 5中可以看到，為了盡可能的把輸入鏈路上所有器件包含到校準環(huán)路中，校準信號的輸入開關(guān)加在了輸入電路的最F前端。這對開關(guān)電路的線性和帶寬提出了很高的要求。在TI的Giga ADC電路中，采用了constant Vgst NMOS pass-gate電路，這種電路不僅寬頻帶內(nèi)導(dǎo)通電阻穩(wěn)定不變，失真小，而且功耗低。

電路校準只在器件上電或者器件工作溫度發(fā)生明顯變化的時候才會發(fā)起，輸入校準開關(guān)也只在這個時候才會導(dǎo)通。

2.2 Interleaved T/H

在高速ADC設(shè)計中，為了達到更高的采樣速率，采用了interleaved的架構(gòu)，即一個模擬輸入，輸入到兩個相同的ADC中，但這兩個ADC的采樣速率相同，相位相反；最后芯片的數(shù)字部分把兩路ADC的輸出信號重新整合，達到了相對于每路ADC兩倍的采樣速率。將采樣保持電路放在第一級buffer之后，主要是因為這一級buffer降低了輸入信號的負載和kickback噪聲，方便寬帶匹配；同時降低了采保電路的工作頻率，使得采保電路和第二級buffer的設(shè)計和功耗大大簡化。

需要注意的是，在interleaved架構(gòu)中，兩路采樣保持電路和buffer的偏置和增益誤差，以及兩路采樣時鐘之間的相位誤差，都會給整個ADC系統(tǒng)SNR帶來很大的影響。在設(shè)計中，兩路電路采用了完全鏡像的設(shè)計，同時兩路電路都在校準環(huán)路里，有效的降低了這些誤差帶來的性能惡化。

2.3 Preamplifier

預(yù)放大電路處于采保電路之后，比較器之前，包括第二級輸入buffer，折疊內(nèi)插電路等。預(yù)放大電路的主要功能包括：輸入信號的放大，以降低電路偏置誤差對性能的影響；輸入信號的折疊處理，將輸入信號通過折疊電路分成若干部分，從而降低比較器的個數(shù)；通過內(nèi)插電路增加信號過零點，減少折疊電路模塊。

2.3.1第二級輸入buffer

第二級輸入buffer的主要作用就是要把采保電路輸出的偽差分信號通過差分放大器轉(zhuǎn)換成真正的差分信號，以達到更好的電源抑制比和方便后級處理。第二級buffer輸出的差分信號分成兩路，一路輸出給粗分轉(zhuǎn)換電路，用于判決輸入信號處于那一個折疊區(qū)；一路輸出給細分轉(zhuǎn)換電路，輸出具體的轉(zhuǎn)換數(shù)據(jù)。

2.3.2折疊電路

Figure 8為一種實際折疊電路及其直流傳輸特性。Figure 8（a）中，輸入信號Vin和5個量化參考電平Va、Vb、Vc、Vd和Vf；5個源極耦合對的漏極交替連接，通過負載電阻R1和R2的I/V變換，形成一對5倍折疊（折疊率F = 5）的差分折疊信號Vo +與Vo -，如Figure 8（b）所示。Figure 8（b）中，直流傳輸特性上差分輸出為零的點稱為過零點?？梢?，除了過零點附近，實際折疊電路的傳輸特性存在著一定的非線性區(qū)域。為解決非線性區(qū)域上輸入信號的量化問題，可采用兩個具有一定相位差的折疊信號，如Figure 9所示。它們之間的相位差保證了各自的非線性區(qū)域相互錯開。