為DC/DC轉(zhuǎn)換器選擇最優(yōu)化的轉(zhuǎn)換頻率

作者：Richard Nowakowski，Brian King，德州儀器

　　更高的轉(zhuǎn)換頻率具有顯而易見的優(yōu)點(diǎn)，但同樣存在缺點(diǎn)；設(shè)計(jì)人員需要深入了解其中的優(yōu)劣折衷并為設(shè)計(jì)找到最優(yōu)點(diǎn)(sweet-spot)。本實(shí)踐性的文章將為您提供優(yōu)劣相互比較的考慮因素。

　　具有更高轉(zhuǎn)換頻率的直流至直流(DC/DC)轉(zhuǎn)換器越來越受歡迎，因其具有更小的輸出電容及電感尺寸，以節(jié)省板載面積。而另一方面，隨處理核心電壓的降低（低于1V），對(duì)于負(fù)載點(diǎn)(point-of-load，POL)電源的要求也將增加，由于占空比的降低，使得更低的電壓難于實(shí)現(xiàn)更高的頻率。

　　眾多的電源IC供應(yīng)商為市場提供了大量的、用于節(jié)省板載面積的更高速DC/DC轉(zhuǎn)換器。轉(zhuǎn)換頻率為1或2MHz的DC/DC轉(zhuǎn)換器看起來很理想，但除了尺寸及效率之外，還需要對(duì)其電源供電系統(tǒng)所受的影響作更深入的了解。下列多個(gè)設(shè)計(jì)示例揭示了當(dāng)采用更高的轉(zhuǎn)換頻率時(shí)所具有的優(yōu)點(diǎn)及不足。

選擇應(yīng)用

　　在此設(shè)計(jì)并構(gòu)建了三個(gè)不同的電源，以展示對(duì)高轉(zhuǎn)換頻率的折衷。對(duì)于全部三個(gè)設(shè)計(jì)，輸入電壓均為5V，輸出電壓為1.8V，輸出電流3A。該需求典型的源于諸如DSP、ASIC或FPGA等高性能處理器的供電。為了提升濾波器的設(shè)計(jì)及預(yù)期的性能，所容許的紋波電壓僅為20mV，約為輸出電壓的百分之一，且峰峰值電感電流選擇為1A。

　　三個(gè)獨(dú)立的設(shè)計(jì)分別選擇了350、700及1600kHz的頻點(diǎn)，將用于比較說明相應(yīng)的優(yōu)點(diǎn)及缺點(diǎn)。TPS54317是1.6MHz、低電壓、3A同步降壓DC/DC轉(zhuǎn)換器，集成了MOSFET（金屬氧化物半導(dǎo)體場效應(yīng)晶體管），在每一示例中均被選作為穩(wěn)壓器。源自德州儀器的TPS54317具有頻率可編程以及外部補(bǔ)償?shù)奶匦裕荚趹?yīng)用于高密度處理器的負(fù)載點(diǎn)供電應(yīng)用。

選擇電感及電容

電感及電容值可依照下列簡化的方程進(jìn)行選擇：

方程 1:

V = L x di/dt

移項(xiàng)后： L ≥ Vout x (1-D)/(ΔI x Fs)

上式中： ΔI = 1 A （峰值至峰值），D = 1.8 V/5 V=0.36

方程2:

I = C x dv/dt

移項(xiàng)后：C ≥ 2 x ΔI/(8 x Fs x ΔV)

上式中： ΔV = 20 mV，I = 1 A peak-to-peak

　　方程2假定所采用的電容可忽略串聯(lián)電阻，該假定對(duì)于陶瓷電容是成立的。由于陶瓷電容具有低電阻及小尺寸，因而被選用于上述三個(gè)設(shè)計(jì)。上述方程2通過移項(xiàng)后兩項(xiàng)的乘積計(jì)算得到電容，該電容值會(huì)隨直流偏置的減小而降低，但在絕大多數(shù)的陶瓷電容數(shù)據(jù)表中，此效應(yīng)并未計(jì)算在內(nèi)。

圖1中的電路用于評(píng)估上述三個(gè)設(shè)計(jì)的性能。

圖1：TPS54317參考設(shè)計(jì)示意圖

　　增益/信號(hào)調(diào)節(jié)單元的下一級(jí)是模擬濾波器，將抑制使模數(shù)(A/D)轉(zhuǎn)換退化的輸出頻帶頻率。信號(hào)通路中串聯(lián)的再下一級(jí)是模數(shù)轉(zhuǎn)換。經(jīng)過增益、濾波的模擬信號(hào)將通過ADC轉(zhuǎn)換得到的數(shù)字表述的信號(hào)并輸送至數(shù)字處理器。

　　上面的示意圖中未標(biāo)明數(shù)值的元件需在每一設(shè)計(jì)中做調(diào)整。輸出濾波器由L1和C2組成。分別用于三個(gè)設(shè)計(jì)的元件值在表1中列出，元件值的選擇是基于上述方程的計(jì)算結(jié)果。

表1：350kHz、700kHz以及 1600 kHz情況下分別選取的電容及電感

　　在此可注意到，所選擇的電感的直流阻抗隨頻率升高而降低，這是由于更少圈數(shù)的電感所需的銅導(dǎo)線的長度更短。針對(duì)與不同的轉(zhuǎn)換頻率，放大器誤差補(bǔ)償元件進(jìn)行了分別的設(shè)計(jì)。但補(bǔ)償元件選取的計(jì)算不屬于本文所涉及的范圍。

最小化導(dǎo)通時(shí)間(on-time)

　　數(shù)字轉(zhuǎn)換器至數(shù)字轉(zhuǎn)換器集成電路(IC)的特點(diǎn)是具有最小化可控導(dǎo)通時(shí)間限制，該時(shí)間是脈沖寬度調(diào)制器(PWM)可實(shí)現(xiàn)了最窄的脈沖寬度。在降壓轉(zhuǎn)換器中，場效應(yīng)晶體管(FET)在轉(zhuǎn)換周期內(nèi)導(dǎo)通的百分比稱為占空比，其值等于輸出電壓與輸入電壓之比。

　　對(duì)于上述示例中的轉(zhuǎn)換器，占空比為0.36(1.8V/5.0V)，TPS54317的最小化導(dǎo)通時(shí)間為150ns（最大值），如數(shù)據(jù)表所示。對(duì)于可控脈沖寬度的限制確定了可實(shí)現(xiàn)的最小化占空比，可輕松的通過方程3計(jì)算得出。一旦最小化占空比確定，則可實(shí)現(xiàn)的最低輸出電壓也可計(jì)算得出，如方程4及表2所示。

方程 3:

最小化占空比= 最小化導(dǎo)通時(shí)間× 轉(zhuǎn)換頻率

方程 4:

最小化輸出電壓Vout = 最小輸入電壓Vin ×最小化占空比（僅限于TPS54317的參考電壓Vref）

表2：150ns最小化導(dǎo)通時(shí)間情況下的最小化輸出電壓

　　在此示例中，1.8V輸出可通過1.6MHz的轉(zhuǎn)換頻率產(chǎn)生。然而，如果轉(zhuǎn)換頻率為3MHz，則可能的最低輸出電壓限制為2.3V，且直流轉(zhuǎn)換器還可能省略脈沖。備選的解決方案包括了降低輸入電壓或降低頻率。為了在選定轉(zhuǎn)換頻率前確保最小化的可控導(dǎo)通時(shí)間的有效，最好事先核實(shí)DC/DC轉(zhuǎn)換器的數(shù)據(jù)表。

脈沖省略模式

　　當(dāng)DC/DC轉(zhuǎn)換器無法足夠快的跟上門選脈沖時(shí)，將會(huì)出現(xiàn)脈沖省略，從而無法保持所需的占空比。盡管電源試圖穩(wěn)定輸出電壓，但脈沖被更進(jìn)一步的分散將使得輸出電壓的紋波將增加。在出現(xiàn)脈沖省略時(shí)，輸出紋波將存在于次級(jí)諧波分量中，還將導(dǎo)致噪聲問題。同時(shí)，電流限制電路還有可能無法適當(dāng)?shù)倪\(yùn)作，因?yàn)镮C無法響應(yīng)大的電流尖峰。某些情況下，控制回路并不是穩(wěn)定的，因?yàn)榭刂破鳠o法完全的運(yùn)轉(zhuǎn)。最小化的可控導(dǎo)通時(shí)間是重要的特性，較為明智的做法是核實(shí)DC/DC轉(zhuǎn)換器數(shù)據(jù)表中的規(guī)格以驗(yàn)證頻率與最小化導(dǎo)通時(shí)間的組合。

效率及功耗

　　DC/DC轉(zhuǎn)換器的效率是在設(shè)計(jì)電源時(shí)需考慮的最重要的特性之一。低效率會(huì)產(chǎn)生較高的功率消耗，從而使得印刷電路板(PCB)上需添加散熱片或附加的銅片。功率消耗同時(shí)還對(duì)上行的(upstream)電源供電提出了更高的要求。功率消耗具有下列多個(gè)方面的因素：

　　在上述三個(gè)示例中，所關(guān)注的功率損失因素包括了FET驅(qū)動(dòng)損失、FET轉(zhuǎn)換損失以及電感損失。三個(gè)示例中的FET阻抗及IC損失是相等的，因?yàn)槎疾捎昧讼嗤腎C進(jìn)行設(shè)計(jì)。而由于示例選用了陶瓷電容，電容損失可忽略（由于陶瓷電容的低等效串聯(lián)電阻）。為了說明高轉(zhuǎn)換頻率的效果，對(duì)上述每一示例的效率進(jìn)行了測量并在圖2中圖示說明。

圖2：5V輸入及1.8V輸出在不同頻率下的效率

　　上圖清楚地展示了效率隨轉(zhuǎn)換頻率的增加而降低。為了改善任意頻率下的效率，應(yīng)尋求在全負(fù)載狀況下具有低導(dǎo)通電阻Rds (on)、低門極充電量或低靜態(tài)電流規(guī)格的DC/DC轉(zhuǎn)換器，或是尋求具有低等效阻抗的電容及電阻。

尺寸

表3展示了不同電感及電容值的元件在印刷電路板上所需的焊盤面積(pad area)。

表3：元件尺寸及總體面積需求

　　所推薦的電容及電感的焊盤面積比獨(dú)立元件本身略大，是根據(jù)上述三個(gè)設(shè)計(jì)示例計(jì)算所的到的尺寸。而后，總面積通過元件各自的面積相加得到，包括了IC、濾波器以及其它小電阻、電容的焊盤面積——均由元件面積乘上一或兩個(gè)因數(shù)得到。從350kHz至1600kHz，總面結(jié)縮減量是極大的，可提供近50%的濾波器面積縮減以及35%的板載面積縮減，節(jié)省了多達(dá)100 mm2的面積。

　　但是，面積隨頻率的遞減的規(guī)律也不是無限制的，因?yàn)殡娮杓半娙葜挡豢赡芙抵亮悖Q言之，增加頻率并不會(huì)持續(xù)的降低總體面積，畢竟大規(guī)模生產(chǎn)的電感及電容總會(huì)限制在適當(dāng)?shù)某叽纭?

瞬態(tài)響應(yīng)

　　瞬態(tài)響應(yīng)是電源性能優(yōu)劣程度的指示器。下圖截取了每一電源設(shè)計(jì)的波特圖(bode plot)以展示與更高的轉(zhuǎn)換頻率的比較。如圖3 所示，每一電源設(shè)計(jì)的相位裕量(phase margin)均介于45至55度之間，指示了快速衰減(well-dampeded)的瞬態(tài)響應(yīng)。

圖3：350 kHz、700 kHz以及1600 kHz情況下的波特圖

　　交越 (cross over) 頻率約為轉(zhuǎn)換頻率的1/8。當(dāng)使用高速的DC/DC轉(zhuǎn)換器時(shí)，應(yīng)確保供電IC的誤差放大器具有足夠的帶寬以支持高交越頻率。TPS54317誤差放大器的單位增益帶寬典型值為5MHz。實(shí)際的瞬態(tài)響應(yīng)時(shí)間如表4所示，帶相關(guān)的電壓過沖峰值(peak overshoot value)。

表4：瞬態(tài)響應(yīng)

　　由于帶寬的限制，過沖電壓值隨轉(zhuǎn)換頻率的升高而極大的降低。而更低的瞬態(tài)過沖電壓正是新型高性能處理器所需的，因其穩(wěn)壓的精度需求在瞬態(tài)電壓峰值的3%之內(nèi)。

　　當(dāng)需要更高的輸出電流時(shí)，德州儀器可提供TPS40140可堆疊、雙通道1MHz DC/DC控制器，該控制器采用了外部MOSFET，其優(yōu)點(diǎn)是可以交叉(interleaving)多個(gè)電源級(jí)并轉(zhuǎn)換其輸出相位，從而可實(shí)現(xiàn)更高的轉(zhuǎn)換頻率。

　　例如，可將4個(gè)輸出端集群(tied)，各自得轉(zhuǎn)換頻率均為500kHz，有效頻率為2MHz。其優(yōu)點(diǎn)是低紋波、更低的輸入電容量、更快的瞬態(tài)響應(yīng)、更優(yōu)的散熱管理，可將功率消耗散布至整個(gè)電路板。通過數(shù)字總線，可連接多達(dá)八個(gè)TPS40140并實(shí)現(xiàn)相位同步輸出，從而可實(shí)現(xiàn)16MHz的最大化有效頻率。

小結(jié)

　　設(shè)計(jì)高頻率轉(zhuǎn)換器需要進(jìn)行折衷。本文所涉及到的一些優(yōu)點(diǎn)包括了更小的尺寸，更快的瞬態(tài)響應(yīng)以及更小的電壓過沖及下沖(undershoot)。另一方面，主要的缺陷在于效率的降低及熱耗散的增加。

　　極致情況下的運(yùn)轉(zhuǎn)(pushing de envelope)具有潛在的缺陷，例如脈沖省略及噪聲問題。當(dāng)為高頻應(yīng)用選擇DC/DC轉(zhuǎn)換器時(shí)，應(yīng)通過廠商所提供的數(shù)據(jù)表核實(shí)重要的規(guī)格參數(shù)，例如最小化導(dǎo)通時(shí)間、誤差放大器的增益帶寬、FET阻抗以及轉(zhuǎn)換損失。在此類規(guī)格參數(shù)上具有優(yōu)異表現(xiàn)的集成電路將具有更高的價(jià)格，但物有所值，且更易于在涉及到困難的設(shè)計(jì)問題的情況下使用。