具有多個(gè)電壓軌的FPGA和DSP電源設(shè)計(jì)實(shí)例（一）

　　降壓POL直流/直流轉(zhuǎn)換器可以分成兩類：線性穩(wěn)壓器和基于電感的開關(guān)穩(wěn)壓器。圖1顯示了線性穩(wěn)壓器的功能圖。

　　線性穩(wěn)壓器的主要優(yōu)點(diǎn)是芯片成本低、設(shè)計(jì)時(shí)間短，另外，由于帶有內(nèi)部開關(guān)并只需要一個(gè)輸入和輸出電容，所需要的板面積也比較小。另外，線性穩(wěn)壓器可以提供干凈的低噪聲輸出電壓。其主要缺點(diǎn)是效率低，在重負(fù)載時(shí)等于VOUT/VIN，導(dǎo)致產(chǎn)生數(shù)值為(VOUT–VIN) ??IOUT的功率耗散。功率以熱的形式損失掉，而熱又必須通過穩(wěn)壓器的封裝和/或外部散熱裝置散發(fā)掉。在該市場上，由于目前大多數(shù)穩(wěn)壓器的最小輸入電壓為1.8到2.7V，線性穩(wěn)壓器非常適于負(fù)載電流較低而電壓較高的電壓軌。另一個(gè)缺點(diǎn)只出現(xiàn)在啟動(dòng)速度快但不可控的低成本簡單穩(wěn)壓器中，這個(gè)問題本文將在后面予以討論。

　　圖2給出了同步降壓開關(guān)穩(wěn)壓器的一個(gè)方框圖。降壓開關(guān)穩(wěn)壓器使用兩個(gè)開關(guān)來產(chǎn)生工作周期等于VOUT/VIN的脈沖串。當(dāng)負(fù)載變化時(shí)，該穩(wěn)壓器的反饋控制環(huán)通過調(diào)制固定頻率脈沖串的脈沖寬度(或既調(diào)制脈沖頻率也調(diào)制脈沖寬度)來不斷調(diào)整電壓，從而產(chǎn)生了 “脈沖調(diào)寬”(PWM)這個(gè)術(shù)語。然后，用感容濾波器(LC輸出濾波)對(duì)方波脈沖串進(jìn)行濾波，進(jìn)而得到帶有三角形輸出電壓紋波的直流輸出電壓。

　　不論采用固定頻率還是可變頻率的PWM，轉(zhuǎn)換器的拓?fù)浣Y(jié)構(gòu)都對(duì)輸出紋波產(chǎn)生影響。在負(fù)載變化范圍內(nèi)，固定頻率PWM轉(zhuǎn)換器的控制環(huán)使用帶有負(fù)反饋環(huán)的偏差放大器通過調(diào)制脈沖寬度來調(diào)整輸出電壓。

　　這些穩(wěn)壓器的輸出紋波等于電感紋波電流與輸出電容的等價(jià)串聯(lián)電阻(ESR)的乘積。因而，選擇較大的電感(高于必需值)和ESR較小的輸出電容可以降低輸出紋波。然而， ESR低的輸出電容將使反饋環(huán)更加難以補(bǔ)償。幸好，電源芯片制造商們提供的電源設(shè)計(jì)軟件可以極大地縮短固定頻率PWM轉(zhuǎn)換器的設(shè)計(jì)時(shí)間。大多數(shù)變頻轉(zhuǎn)換器的控制環(huán)包含帶有時(shí)間或電壓滯環(huán)的比較器，該比較器在輸出電壓低于或高于參考電壓時(shí)把開關(guān)接通或斷開。同固定頻率轉(zhuǎn)換器相比，由于其控制環(huán)有所簡化，這些滯環(huán)轉(zhuǎn)換器所需要的設(shè)計(jì)時(shí)間較短。另外，因?yàn)樵摫容^器在輸出下降到比較器的參考電壓之下時(shí)幾乎立即接通開關(guān)，同帶有有限帶寬控制環(huán)的固定頻率轉(zhuǎn)換器相比，滯環(huán)轉(zhuǎn)換器對(duì)電流升高(暫態(tài))的響應(yīng)速度更快。然而，滯環(huán)轉(zhuǎn)換器的運(yùn)行需盡可能降低輸出紋波。

　　同線性穩(wěn)壓器相比，開關(guān)穩(wěn)壓器的效率更高(典型值為85到95%)，但通常芯片和支持元件的成本都較高、設(shè)計(jì)時(shí)間較長且板面積較大。同線性穩(wěn)壓器相比，開關(guān)穩(wěn)壓器的另一個(gè)缺點(diǎn)是開關(guān)噪聲(如EMI)和輸出紋波較大。通過仔細(xì)選擇元件(如選用帶有屏蔽的電感和低ESR的輸出電容)和適當(dāng)?shù)夭贾秒娐钒蹇梢园验_關(guān)噪聲降下來。在開關(guān)頻率可變時(shí)，滯環(huán)轉(zhuǎn)換器可能會(huì)產(chǎn)生難以濾除的輸出電壓紋波和輻射。

　　然而，當(dāng)輸出電流較大、輸入輸出之間的差別較大或輸入電源的功率受到限制時(shí)(如廉價(jià)的墻磚電源)，只有開關(guān)轉(zhuǎn)換器可以提供足夠高的效率并降低功率熱損失。

　　目前，市場上提供各種不同集成水平的降壓開關(guān)轉(zhuǎn)換器。插入式(Drop-in)模塊的設(shè)計(jì)靈活性有限且成本偏高，但所需要的設(shè)計(jì)時(shí)間最少，僅僅需要一個(gè)輸入和輸出電容。在另一個(gè)極端是一些要求外部開關(guān)以及電感、濾波電容和補(bǔ)償元件的控制器。這些控制器設(shè)計(jì)靈活性最高，如果付出足夠的設(shè)計(jì)努力，可以成為性能價(jià)格比最高的方案，但所占用的板空間通常也最大。介于這兩者之間的是集成型FET降壓轉(zhuǎn)換器，同控制器相比，所要求的板面積較小，設(shè)計(jì)靈活性也相對(duì)較小，而方案總成本也各不相同。同步式轉(zhuǎn)換器/控制器的兩個(gè)開關(guān)都使用晶體管來實(shí)現(xiàn)，因而同低側(cè)開關(guān)使用二極管的轉(zhuǎn)換器相比，通常效率更高，特別是在輸出電壓低于2V時(shí)。因而，要在線性穩(wěn)壓器、固定頻率控制器/轉(zhuǎn)換器或滯環(huán)控制器/轉(zhuǎn)換器之間做出正確選擇，需要綜合考慮應(yīng)用系統(tǒng)的要求以及效率、成本和尺寸等因素。

轉(zhuǎn)換器輸出電壓的精度

　　大多數(shù)FPGA和DSP內(nèi)核和I/O軌的直流容差依然是±5%；然而，一些內(nèi)核軌及其它一些芯片電源軌的容差已經(jīng)降低到±3%。對(duì)某個(gè)特定的芯片，容差范圍的低端(–5或–3%)通常是確保某些性能要求(如DSP運(yùn)行速度)可達(dá)的最小電壓。該范圍的較高端可能接近于該芯片的絕對(duì)最高運(yùn)行電壓。理解電源的直流容差的計(jì)算方法不僅對(duì)保證系統(tǒng)的性能很重要，對(duì)保證系統(tǒng)的可靠性也很重要。直流容差不包含由負(fù)載階躍的暫態(tài)所產(chǎn)生的電壓驟降(dip)。負(fù)載階躍的暫態(tài)發(fā)生在由POL轉(zhuǎn)換器供電的數(shù)字器件快速提高負(fù)載電流要求的時(shí)候。直接影響電源直流容差的因素包括參考電壓容差、反饋電阻容差以及該芯片的線調(diào)解指標(biāo)和負(fù)載調(diào)解指標(biāo)。

　　圖3給出的例子摘自TPS54310可調(diào)降壓開關(guān)轉(zhuǎn)換器的性能說明書。

　　假設(shè)輸入軌為5V ±10%，直流輸出負(fù)載的范圍為100mA到3A，表1計(jì)算了1.2V ±5%的輸出電壓在負(fù)載暫態(tài)過程中可以驟降(仍在調(diào)解范圍內(nèi))的百分比。線調(diào)解指標(biāo)和負(fù)載調(diào)節(jié)指標(biāo)隨器件變化，甚至來自同一家電源IC制造商的器件也是如此，所以在計(jì)算中使用它們時(shí)必須小心。大多數(shù)最新的轉(zhuǎn)換器都帶有電壓前饋，幾乎消除了輸出電壓對(duì)輸入電壓的依賴并使線調(diào)解幾乎可忽略。負(fù)載調(diào)節(jié)是電源芯片的環(huán)路增益的函數(shù)；較高的環(huán)路增益有較好的負(fù)載調(diào)解能力。請(qǐng)注意，許多輸出電壓固定并帶有內(nèi)部補(bǔ)償?shù)霓D(zhuǎn)換器的輸出電壓精度更高，因?yàn)檩敵鲭妷嚎梢酝ㄟ^調(diào)整內(nèi)部反饋電阻進(jìn)行設(shè)定。

　　在表1的例子中，在輸出電壓下降到–5%最低容差之前，只有1.2V的2.843%或34.1mv的空間可用于負(fù)載瞬時(shí)驟降。在轉(zhuǎn)換器做出響應(yīng)之前，電源軌上的電容必須能夠提供這個(gè)負(fù)載電流，否則該電壓將降到規(guī)范以下。為處理負(fù)載暫態(tài)過程，可以把不同容量且串聯(lián)電阻低的電容和電感并聯(lián)。如何確定這個(gè)“解耦網(wǎng)絡(luò)”的電容容量以及它們將如何影響轉(zhuǎn)換器的響應(yīng)時(shí)間，本文將在后面進(jìn)行討論。