什么是并行比較型ADC（模數轉換器）
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１.轉換方式
直接轉換ADC。
２.電路結構
3位并行比較型A/D轉換器原理電路如圖11.9.1所示。它由電阻分壓器、電壓比較器、寄存器及編碼器組成。
圖11.9.1 3位并行A/D轉換器
３.工作原理
圖中的8個電阻將參考電壓VREF分成8個等級，其中7個等級的電壓分別作為7個比較器 C1～C7 的參考電壓，其數值分別為VREF/15、3VREF/15…、13VREF/15。輸入電壓為v1，它的大小決定各比較器的輸出狀態(tài)，如當0≤v1 VREF/15時，C7～C1的輸出狀態(tài)都為0；當3VREF/15≤v15VREF/15時，比較器C6和C7的輸出CO6=CO7=1，余各比較器的狀態(tài)均為0。根據各比較器的參考電壓值， 可以確定輸入模擬電壓值與各比較器輸出狀態(tài)的關系。 比較器的輸出狀態(tài)由D觸發(fā)器存儲，經優(yōu)先編碼器編碼，得到數字量輸出。 優(yōu)先編碼器優(yōu)先級別最高是I7 ，最低的是I1。
設v1變化范圍是 0～VREF，輸出3位數字量為D2D1D0,3位并行比較型A/D轉換器的輸入、輸出關系如表10.2.1所示。
表11.9.1 3位并行A/D轉換器輸入與輸出關系對照表
模擬輸入 | 比較器輸出狀態(tài) | 數字輸出 | ||||||||
CO1 | CO2 | CO3 | CO4 | CO5 | CO6 | CO7 | D2 | D1 | D0 | |
0≤v1 VREF/15 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
VREF/15≤v13VREF/15 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 |
3VREF≤v15VREF/15 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 |
5VREF≤v17VREF | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 0 | 1 | 1 |
7VREF/15≤v19VREF/15 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
9VREF/15≤v111VREF/15 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 |
11VREF/15≤v113VREF/15 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
13VREF≤v1 VREF | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
４.特點
(1)由于轉換是并行的，其轉換時間只受比較器、觸發(fā)器和編碼電路延遲時間的限制，因此轉換速度最快。
(2)隨著分辨率的提高，元件數目要按幾何級數增加。一個n位轉換器，所用比較器的個數為2n-1，如8位的并行A/D轉換器就需要28-1=255個比較器。由于位數愈多，電路愈復雜，因此制成分辨率較高的集成并行A/D轉換器是比較困難的。
(3)精度取決于分壓網絡和比較電路。
(4)動態(tài)范圍取決于VREF。
單片集成并行比較型A/D轉換器的產品很多，如AD公司的AD9012（TTL工藝，8位）、AD9002(ECL工藝，8位)、AD9020(TTL工藝，10位)等。
５.改進方法
為了解決提高分辨率和增加元件數的矛盾，可以采取分級并行轉換的方法。10位分級并行A/D轉換原理如圖11.9.2所示。圖中輸入模擬信號v1，經取樣-保持電路后分兩路，一路先經第一級5位并行A/D轉換進行粗轉換得到輸出數字量的高5位，另一路送至減發(fā)器，與高5位D/A轉換得到的模擬電壓相減。由于相減所得到的差值電壓小于1VLSB，為保證第二級A/D轉換器的轉換精度，將差值放大25=32倍，送第二級5位并行比較A/D轉換器，得到低5位輸出。這種方法雖然在速度上作了犧牲，卻使元件數大為減少，在需要兼顧分辨率和速度的情況下常被采用。
圖11.9.2 分級并行轉換10位A/D轉換器
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