3G手機(jī)的DigRF測(cè)試解決方案

DigRF準(zhǔn)備替換RF與基帶半導(dǎo)體器件之間的兩種主要形式的數(shù)據(jù)通信路徑：模擬信令，以及針對(duì)具體設(shè)計(jì)的私有數(shù)字信令（并行或串行）。MIPI（移動(dòng)業(yè)處理器接口）聯(lián)盟正在致力于采用DigRF（數(shù)字射頻）標(biāo)準(zhǔn)，用一種基于分組的公共數(shù)字串行接口代替各種類型的I/Q（同相位/正交相位）信令接口。一個(gè)MIPI聯(lián)盟工作小組已開(kāi)發(fā)了用于2.5G和3G手機(jī)標(biāo)準(zhǔn)的DigRF規(guī)范，預(yù)計(jì)其后版本會(huì)增加支持4G標(biāo)準(zhǔn)的數(shù)據(jù)流量。

使用DigRF這種標(biāo)準(zhǔn)接口可以使設(shè)計(jì)者在元件選擇時(shí)有更多的靈活性。例如，一名設(shè)計(jì)者可能準(zhǔn)備從某家供應(yīng)商采購(gòu)一種高價(jià)的基帶IC（可能是手機(jī)中最貴的芯片之一），而從其它供應(yīng)商處購(gòu)買RF、電源管理和其它器件。然而，DigRF技術(shù)在促成通用產(chǎn)品的極端靈活性時(shí)也帶來(lái)了挑戰(zhàn)，會(huì)影響到你的測(cè)試策略。

在RF接收測(cè)試期間，測(cè)試工程師的主要目標(biāo)還與DigRF以前相同，即捕獲I/Q信息，對(duì)獲得的數(shù)據(jù)集執(zhí)行定制的數(shù)字信號(hào)處理算法，并記錄參數(shù)化結(jié)果，以確定設(shè)備是否合格。但與前代RFIC相比較，DigRF器件可能給生產(chǎn)測(cè)試增加大量開(kāi)銷。尋找盡可能減少這種開(kāi)銷的方式，就成為工程師在設(shè)計(jì)自動(dòng)化生產(chǎn)測(cè)試系統(tǒng)時(shí)所面臨的主要挑戰(zhàn)。

理解接口

DigRF 3G定義了實(shí)現(xiàn)接口所需要的最小信號(hào)數(shù)；一個(gè)基本的手機(jī)配置只需要6根線（圖1）。RxData/TxData信號(hào)在一個(gè)分組協(xié)議中傳送I/Q數(shù)據(jù)以及控制與狀態(tài)消息的數(shù)字表示。

圖1. 基本的DigRF手機(jī)配置只需要6根線。

以DigRF信號(hào)傳輸?shù)臄?shù)據(jù)被封裝在協(xié)議包或稱幀內(nèi)。每個(gè)幀都包括三部分：同步（sync），頭（header），與有效載荷（payload）（圖2）。每個(gè)包的開(kāi)始都有相同的16 bit同步序列，數(shù)字接收電路用它對(duì)每個(gè)幀做實(shí)時(shí)選通相位的對(duì)準(zhǔn)。

接下來(lái)的8個(gè)位是頭，它定義有效載荷的作用與內(nèi)容。頭本身由三部分構(gòu)成：3位表示有效載荷的大小，4位描述LCT（邏輯信道類型），1位表示CTS（清除發(fā)送）信號(hào)。

圖 2. DigRF 3G數(shù)據(jù)幀開(kāi)始于一個(gè)16 bit同步序列，后面是一個(gè)8 bit頭和I、Q數(shù)據(jù)。

不同數(shù)據(jù)包的有效載荷部分有大小變化，從而產(chǎn)生不同級(jí)別的編碼開(kāi)銷。LCT定義了有效載荷中包含的內(nèi)容，以及可分類為控制數(shù)據(jù)或I/Q數(shù)據(jù)的內(nèi)容。CTS允許在RF發(fā)射期間，由RF設(shè)備控制來(lái)自基帶的數(shù)據(jù)流。

幀中余下的N位就包含了要傳輸?shù)膶?shí)際數(shù)據(jù)。例如，在DigRF 3G的非分集模式下，RxData幀將使用數(shù)據(jù)信道C和256 bit有效載荷，包含8 bit的交替I數(shù)據(jù)和Q數(shù)據(jù)。

DigRF 3G支持?jǐn)?shù)字傳輸下的三種時(shí)序模式，具體取決于被傳輸RF信息的類型（表1）。DigRF標(biāo)準(zhǔn)還支持三種公共的輸入基準(zhǔn)時(shí)鐘頻率（19.0 MHz、26.0 MHz和38.4 MHz）；時(shí)鐘通過(guò)SysClk信號(hào)送至基帶。與速度模式無(wú)關(guān)，DigRF處理器會(huì)用一個(gè)本地的FIFO緩沖管理數(shù)據(jù)流，當(dāng)傳輸幀時(shí)會(huì)產(chǎn)生一個(gè)無(wú)法預(yù)測(cè)的時(shí)序。

生產(chǎn)測(cè)試的挑戰(zhàn)

對(duì)采用DigRF協(xié)議器件作成功測(cè)試的關(guān)鍵是要找到一種方式，能在RF接收測(cè)試期間管控RxData包的不確定性狀態(tài)。在對(duì)DigRF產(chǎn)品作RF接收測(cè)試期間，能觀察到RxData信號(hào)合成狀態(tài)的多級(jí)不確定性：

·相位時(shí)序；
·幀時(shí)序；
·幀類型；
·有效載荷中的數(shù)據(jù)。

312 Mbps的數(shù)據(jù)速率來(lái)自于一個(gè)1248 MHz主時(shí)鐘（一般由PLL生成）的1/4分頻器。在生產(chǎn)性測(cè)試系統(tǒng)中，考慮到影響RF前端的相位噪聲性能的重要性，器件的時(shí)鐘輸入應(yīng)由RF儀器提供。與普通數(shù)字子系統(tǒng)相比較，這個(gè)時(shí)鐘源的起始相位通常是不可控的。DUT（待測(cè)設(shè)備）的輸入時(shí)鐘相位未定，PLL倍頻器/分頻器產(chǎn)生的相位也不確定，兩者結(jié)合導(dǎo)致RxData輸出時(shí)序無(wú)法預(yù)測(cè)，包括器件各上電循環(huán)之間，以及多地點(diǎn)并行測(cè)試配置中的不同器件之間的輸出時(shí)序。

一種生產(chǎn)型測(cè)試儀應(yīng)有這種能力，即在各次測(cè)試間對(duì)測(cè)試儀硬件和DUT作必要修改時(shí)，仍保持?jǐn)?shù)字子系統(tǒng)的運(yùn)行。它使測(cè)試儀能夠維持相對(duì)于DUT輸出的選通時(shí)序，避免在正式運(yùn)行中的選通相位重調(diào)，節(jié)省了測(cè)試時(shí)間。

下一個(gè)重要的測(cè)試挑戰(zhàn)是尋找一個(gè)能處理多級(jí)不確定性數(shù)據(jù)包傳輸性能的方式。如圖3所示，在DUT的每個(gè)RF接收測(cè)試期間，測(cè)試儀都不知道每個(gè)包會(huì)在哪個(gè)測(cè)試循環(huán)中傳輸，包的類型會(huì)是什么，或者包的類型是否符合預(yù)期（例如，RFIC會(huì)生成一個(gè)主動(dòng)的控制狀態(tài)消息）。

圖 3. 由于數(shù)據(jù)包的不確定性，在一款器件的每次RF接收測(cè)試期間，測(cè)試儀不知道每個(gè)包會(huì)在哪個(gè)測(cè)試循環(huán)中傳輸，包的類型是什么，或者包的類型是否符合預(yù)期。

馬上能看出，測(cè)試程序不能在數(shù)字測(cè)試模式中采用固定循環(huán)周期的選通隔離所需I/Q數(shù)據(jù)。同樣，對(duì)同步或頭的數(shù)字匹配回路不能以DigRF速度，足夠快地通過(guò)ATE儀器的流水線，儀器也不能完成對(duì)頭信息的實(shí)時(shí)識(shí)別和決策。

ATE策略的比較

傳統(tǒng)生產(chǎn)測(cè)試系統(tǒng)有靜態(tài)的選通時(shí)序以及簡(jiǎn)單的比較功能（例如H、L、X、M、V、存儲(chǔ)），因此它們自身并不具備強(qiáng)大的校準(zhǔn)能力，以應(yīng)對(duì)DigRF器件需要的非確定性。不過(guò)，這類測(cè)試儀中的數(shù)字儀器有所需要的數(shù)字捕捉能力，一般用于ADC（模數(shù)轉(zhuǎn)換器）輸出數(shù)據(jù)或DUT寄存器讀取操作。因此，你可以保留在這臺(tái)儀器上的投資，并且采用一種批量捕捉和后處理技術(shù)（block-capture-and-post-processing）應(yīng)對(duì)DigRF的RF接收測(cè)試挑戰(zhàn)。

對(duì)于RF接收測(cè)試，一般CW（連續(xù)波）測(cè)試需要1kB至4kB的I/Q采樣，而日益普遍的采用調(diào)制波形的系統(tǒng)級(jí)測(cè)試則使用16 kB至32 kB的I/Q采樣。注意轉(zhuǎn)換為實(shí)際的串行位：

1k I/Q = 1024 ? [8 bits (I) + 8 bits (Q)] ? 協(xié)議_開(kāi)銷 = 串行位數(shù)

為了解決實(shí)時(shí)情況下的非確定性行為，測(cè)試儀必須提供專為DigRF 3G DUT與數(shù)字捕捉之間編碼的數(shù)字邏輯。其目標(biāo)是在數(shù)據(jù)到達(dá)測(cè)試儀的DSP（數(shù)字信號(hào)處理器）前，減輕捕捉時(shí)所出現(xiàn)的所有時(shí)序與數(shù)據(jù)不確定性問(wèn)題。

一種測(cè)試選擇是在DIB（器件接口板）上設(shè)計(jì)一個(gè)FPGA（現(xiàn)場(chǎng)可編程門陣列）電路。這種方法可以用一片廉價(jià)器件提供定制邏輯，但也有三個(gè)麻煩：

·接口以及為電路提供支持信號(hào)將會(huì)非常復(fù)雜；
·在隔離與屏蔽能力有限情況下，在與這些敏感RF信號(hào)如此近的地方增加一個(gè)數(shù)字噪聲發(fā)生器，存在著更多的風(fēng)險(xiǎn)；
·為每個(gè)器件負(fù)載板增加元件會(huì)使成本上升，延長(zhǎng)測(cè)試開(kāi)發(fā)時(shí)間。

作為另一種選擇，可以采用一臺(tái)提供嵌入實(shí)時(shí)功能的數(shù)字測(cè)試儀器，它可以在降低成本的同時(shí)簡(jiǎn)化DIB復(fù)雜性。這種方案的缺點(diǎn)是缺乏測(cè)試工程師所需要的靈活性，因?yàn)樗麄円獪y(cè)試一組通信協(xié)議。只針對(duì)DigRF的解決方案是不實(shí)用的。

采用這種選擇時(shí)，當(dāng)測(cè)試程序知道有RF接收數(shù)據(jù)時(shí)，就能在RxData總線上捕捉到大塊數(shù)據(jù)；這個(gè)塊必須放大到能可靠地捕捉足夠的數(shù)據(jù)包，從而有足夠數(shù)量的I/Q采樣用于后處理算法。數(shù)據(jù)從數(shù)字儀器的捕捉內(nèi)存送至DSP引擎，在那里由一個(gè)預(yù)處理算法執(zhí)行一個(gè)三步處理：

·找到每個(gè)包的起始索引；
·分析每個(gè)包的頭；
·順序地對(duì)有效載荷中的I/Q采樣進(jìn)行去交錯(cuò)操作，并保存在新的獨(dú)立數(shù)組中。

一旦數(shù)據(jù)完成預(yù)處理，就可以對(duì)所需的I/Q數(shù)據(jù)集執(zhí)行用戶定制的處理算法，或?qū)?shù)據(jù)集輸出到其它ATE軟件工具，測(cè)試EVM（誤差矢量幅度）等特性。

這一方法的成功與否取決定于數(shù)據(jù)移動(dòng)時(shí)間，以及所需處理步驟的效率。盡量減少總測(cè)試時(shí)間的關(guān)鍵是避免與主控PC的不必要交互，因?yàn)檫@種交互要求測(cè)試程序暫停DUT測(cè)試的執(zhí)行。如果測(cè)試儀具有邊做模式捕捉邊移動(dòng)數(shù)據(jù)的能力，則向DSP傳輸數(shù)據(jù)的整個(gè)時(shí)間都被隱蔽在后臺(tái)，測(cè)試時(shí)間是零損失。

如果測(cè)試儀沒(méi)有此項(xiàng)功能，則測(cè)試工程師就必須尋找能減少移動(dòng)數(shù)據(jù)量的方法。一個(gè)選擇是只捕捉失效數(shù)據(jù)，但這會(huì)在DSP中增加一個(gè)重構(gòu)原始數(shù)據(jù)的新處理步驟；單單這個(gè)不必要的步驟就會(huì)增加數(shù)毫秒的關(guān)鍵測(cè)試時(shí)間。

一個(gè)完整的DigRF解決方案需要完全在后臺(tái)執(zhí)行預(yù)處理算法和I/Q處理。因此，第三種選擇就需要測(cè)試儀架構(gòu)能支持執(zhí)行數(shù)字信號(hào)處理算法的專用處理器，一旦DUT信號(hào)捕捉完成，測(cè)試程序就能立即開(kāi)始下一個(gè)測(cè)試的設(shè)置。另外，多址測(cè)試也需要這種后臺(tái)處理的并行式高效率。

圖4表示這三種選擇對(duì)測(cè)試時(shí)間的可能影響。對(duì)第一種選擇，缺乏后臺(tái)處理而產(chǎn)生了一個(gè)串行的測(cè)試流，有最長(zhǎng)的測(cè)試時(shí)間。第三種情況下，采用了實(shí)時(shí)處理，似乎最為理想，因?yàn)樗萌笈_(tái)處理，以最高效的方式解決了測(cè)試挑戰(zhàn)。

圖 4. 這里顯示的三種測(cè)試選擇的測(cè)試時(shí)間開(kāi)銷：(a) 串行執(zhí)行流，(b) 批量捕捉與后處理方案，(c) 實(shí)時(shí)處理。

不過(guò)，批量捕捉和后處理方案也可以有低的測(cè)試時(shí)間開(kāi)銷，只要數(shù)據(jù)轉(zhuǎn)移是在后臺(tái)完成，并且高效地處理，沒(méi)有被浪費(fèi)的步驟，并有獨(dú)立的多址并行處理器。有了適當(dāng)?shù)南到y(tǒng)能力，八址程序的預(yù)處理器時(shí)間可以低至數(shù)毫秒，足以隱藏在一個(gè)典型RF測(cè)試時(shí)間中。