FPGA復(fù)位的可靠性設(shè)計方案詳解

　　異步復(fù)位的缺點如下：(1)異步復(fù)位的作用和釋放與時鐘沿并無直接關(guān)系，異步復(fù)位生效時問題并不明顯;但當(dāng)釋放異步復(fù)位時，若異步復(fù)位信號釋放時間和時鐘的有效沿到達時間幾乎一致，則容易造成觸發(fā)器輸出為亞穩(wěn)態(tài)，形成邏輯錯誤。(2)若異步復(fù)位邏輯樹的組合邏輯產(chǎn)生了毛刺，則毛刺的有效沿會使觸發(fā)器誤復(fù)位，造成邏輯錯誤。

　　2.3 外部復(fù)位和內(nèi)部復(fù)位

　　外部復(fù)位，復(fù)位信號主要來自外部引腳的輸人。復(fù)位信號在電路板上可能會受到來自其他線路的串?dāng)_，因此可能產(chǎn)生毛刺，在無需復(fù)位系統(tǒng)時，毛刺信號可能導(dǎo)致系統(tǒng)誤復(fù)位。

　　內(nèi)部復(fù)位，FPGA上電配置完成后，由FPGA內(nèi)部電路產(chǎn)生復(fù)位信號，復(fù)位信號與時鐘同步。通常內(nèi)部復(fù)位的設(shè)計方法是：設(shè)計一個初始值為0X0000的SRL16,將其輸人接高電平，輸出作為復(fù)位信號。

　　3 復(fù)位可靠性設(shè)計方法

　　3.1 消除復(fù)位信號上的毛刺

　　在系統(tǒng)設(shè)計中，若采用低有效復(fù)位信號，可按照圖3所示方法對復(fù)位信號中的毛刺進行消除。延時器件對數(shù)據(jù)進行延時的長度決定復(fù)位毛刺消除電路所能避免的毛刺長度，而延時器件的延時長度也決定需要提供有效復(fù)位信號的最短時間。

　　如果復(fù)位信號高有效，則將圖3中的或門改為與門使用。為更好地消除毛刺，可在復(fù)位毛刺消除電路后再加上寄存器對復(fù)位信號進行時鐘同步。在通常復(fù)位電路的設(shè)計中，毛刺的長度一般情況下>1個時鐘周期，<16個時鐘周期。為節(jié)省資源，延時器件通常選用SRL16。SRL16可設(shè)置初始值，但不帶復(fù)位功能16bit移位寄存器，能夠通過A0~A3的4根地在線選擇從第幾個寄存器輸出。通常將其作為一個普通的16bit移位寄存器使用。

　　3.2 異步復(fù)位同步釋放

　　在有些應(yīng)用中，復(fù)位信號需要在時鐘尚未給出或不穩(wěn)定的情況下傳到后級，在時鐘穩(wěn)定之后，再撤去復(fù)位信號。此時需使用異步復(fù)位來實現(xiàn)。由于異步復(fù)位時，時鐘和復(fù)位關(guān)系的不確定性，易造成觸發(fā)器輸出亞穩(wěn)態(tài)，引起邏輯錯誤。為確保其復(fù)位的可靠性，通常采用異步復(fù)位，同步釋放的方式。

　　所謂異步復(fù)位，同步釋放就是在復(fù)位信號到達時不受時鐘信號的同步，而是在該信號釋放時受時鐘信號的同步。通過一個復(fù)位信號綜合器便可實現(xiàn)異步復(fù)位，同步釋放。綜合后的RTL圖如圖3所示，其仿真結(jié)果表明該電路能有效的實現(xiàn)復(fù)位及脫離復(fù)位。

　　圖3異步復(fù)位、同步釋放電路圖

　　3.3 采用專用全局異步復(fù)位/置位資源

　　全局異步復(fù)位/置位資源的主要作用是對系統(tǒng)中存在的所有觸發(fā)器、鎖存器、查找表單元的輸出寄存器進行復(fù)位，不會占有額外的布線資源。使用GSR資源，異步復(fù)位到達所有寄存器的偏斜最小。

　　3.4 采用內(nèi)部復(fù)位的設(shè)計方法

　　在無需復(fù)位信號先于時鐘信號產(chǎn)生的應(yīng)用中，為避免外部復(fù)位毛刺的影響、異步復(fù)位電路可能引起的亞穩(wěn)態(tài)以及減少資源的使用率，可通過FPGA產(chǎn)生內(nèi)部復(fù)位，然后采用異步的方式對其的內(nèi)寄存器進行復(fù)位。由于該復(fù)位信號由FPGA內(nèi)部產(chǎn)生，不會因外部干擾而產(chǎn)生毛刺，同時又與時鐘同步，不存在因異步復(fù)位導(dǎo)致的亞穩(wěn)態(tài)現(xiàn)象，因此可確保系統(tǒng)可靠復(fù)位。

　　4 結(jié)束語

　　FPGA的可靠復(fù)位是保證系統(tǒng)能夠正常工作的必要條件，本文對FPGA設(shè)計中常用的復(fù)位設(shè)計方法進行了分類、分析和比較，并針對各種復(fù)位方式的特點，提出了如何提高復(fù)位設(shè)計可靠性的方法。在工程實踐中，上述方法可以有效減少或消除FPGA復(fù)位所產(chǎn)生的錯誤。