C波段寬帶捷變頻率綜合器設計

　　摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設計方法，采用直接數(shù)字頻率合成器(DDS)實現(xiàn)頻率捷變，采用倍頻鏈路擴展輸出帶寬，通過與鎖相環(huán)(PLL)合成產(chǎn)生的本振信號混頻將輸出頻率搬移到C波段。論述了DDS時鐘電路、倍頻鏈路以及混頻部分的設計方法，并給出了達到的主要技術(shù)指標和測試結(jié)果。

　　引言

　　頻率合成器是現(xiàn)代通訊系統(tǒng)必不可少的關(guān)鍵電路， 是電子系統(tǒng)的主要信號源，是決定電子系統(tǒng)性能的關(guān)鍵設備。隨著系統(tǒng)對頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個數(shù)的要求越來越高，高穩(wěn)定、低相位噪聲、低雜散，小步進和高速變頻是頻率合成器發(fā)展的主要趨勢。

　　當前主流的頻率合成方法分為鎖相環(huán)頻率合成(PLL)和直接數(shù)字合成(DDS)兩種。其中鎖相環(huán)電路輸出頻率高，相位噪聲好，其缺點是頻率分辨率低，頻率跳變時間較長。而DDS有極好的頻率分辨率，高速的頻率切換時間，很好的相位噪聲，但它輸出頻率較低，雜散信號較多。

　　1 頻率合成方案的分析

　　本課題的研究背景來源于某接收機項目，為收發(fā)模塊提供C波段中一定范圍內(nèi)小步進快速連續(xù)可變的跳頻源信號。

　　由于DDS芯片具有頻率步進小，切換迅速的特點，成為捷變頻率綜合器的必然選擇。但是目前DDS芯片的直接輸出頻率無法到達C波段，需通過一定的頻率合成方案實現(xiàn)，目前基于DDS技術(shù)的頻率合成方案主要有以下3種。

　　1.1 DDS直接激勵PLL方案

　　DDS的輸出作為鎖相環(huán)電路的基準頻率，PLL電路鎖相倍頻得到輸出頻率。利用DDS的高分辨率實現(xiàn)小的頻率步進來改變參考頻率，同時PLL的帶通特性也能抑制部分DDS的輸出雜散。

　　這種方法具有高頻率分辨率和低雜散的優(yōu)點。不過不足的是頻率的切換時間由鎖相環(huán)的環(huán)路濾波器的帶寬決定，頻率切換速度不夠快。

　　1.2 DDS+PLL環(huán)外混頻合成方案

　　直接數(shù)字合成產(chǎn)生的信號，通過與鎖相環(huán)PLL環(huán)外混頻將DDS輸出的頻譜搬移到較高的頻段。

　　這種方法保留了DDS頻率分辨率高和頻率切換速度快的優(yōu)點，同時將輸出頻率擴展到更高頻段，PLL只產(chǎn)生固定頻點，相位噪聲低。其缺點是：1、DDS產(chǎn)生的近端雜散會通過混頻過程而搬移到輸出頻段內(nèi)，較難濾除?；祛l器的引入也可能產(chǎn)生其他非線性雜散。2、DDS的直接輸出頻譜只是相當于發(fā)生了搬移，輸出頻率的帶寬仍然等于DDS的直接輸出帶寬，DDS直接輸出帶寬相對較窄，該方法不能擴展頻段，當所需輸出帶寬超過DDS輸出帶寬范圍時無法利用該方法實現(xiàn)。

　　1.3 DDS+倍頻頻率合成方案

　　直接將DDS的輸出頻率倍頻到更高的頻點，利用倍頻鏈路來將DDS的輸出頻率倍頻到所需輸出頻率，同時也能擴展DDS的輸出帶寬。

　　該方案能輸出較多頻點，獲得較高的頻率轉(zhuǎn)換時間以及較寬的輸出頻帶。但這種方法也存在其缺點：DDS直接倍頻的過程可能會將DDS自身的雜散信號放大，同時倍頻器也會產(chǎn)生各次諧波，需要在倍頻鏈路中設計濾波器組來有效抑制輸出雜散，該方案電路較復雜，調(diào)試起來較麻煩。

　　2 系統(tǒng)要求以及C波段捷變頻率合成器的實現(xiàn)

　　系統(tǒng)要求頻率合成器能夠快速切換頻率，頻率步進小，雜散指標良好，要求分別產(chǎn)生4路輸出頻率信號6.5125～6.7375GHz、6.5875～6.8125GHz、6.6625～6.8875GHz、6.7375～6.9625GHz，雜散抑制優(yōu)于-50dBc。

　　根據(jù)頻率合成器指標，輸出帶寬大于200MHz，雖然DDS直接輸出帶寬大于200MHz，但考慮到DDS在寬頻帶輸出時雜散特性不好，選擇DDS輸出中雜散指標較好的一段使用，再通過倍頻來擴展輸出帶寬。

　　系統(tǒng)所需求的輸出頻率要求達到6.5GHz以上，如果直接通過DDS倍頻達到所需頻率，則需要倍頻的倍數(shù)相對較高，對應倍頻鏈路的設計較為復雜，難以保證輸出信號的頻譜純度。綜合考慮，選擇采用DDS+倍頻技術(shù)+上變頻技術(shù)以便得到所需要的寬帶捷變頻率信號。DDS倍頻輸出后再與鎖相環(huán)產(chǎn)生的較高頻點的本振進行混頻得到最終的輸出頻率信號，系統(tǒng)框圖如圖1所示。