基于路徑延時匹配的硬件IP核知識產(chǎn)權(quán)保護方法

　　3 實驗結(jié)果

　　為了驗證該保護方法的有效性和可靠性，本文將引入圖2所示三個電路進行驗證，不同電路具有不同的輸入-輸出延遲周期。實驗過程如下：

　　首先，三個電路都執(zhí)行32位的浮點運算，包括浮點乘法器和浮點加法器。實驗選用的FPGA器件是xc5vlx220，設(shè)計的工具包括Xilinx ISE, Modelsim 以及功耗分析器^[9]。選用FPGA中的LUT來實現(xiàn)移位寄存器，原因在于，電路的保護應(yīng)盡量節(jié)約成本，且保護電路的加入應(yīng)不影響原始電路的速度，相比于其他移位寄存器電路實現(xiàn)方式來說，用LUT實現(xiàn)移位寄存器能有效地節(jié)省資源，且增加的額外功耗較小。在Xinlix FPGA內(nèi)部，有兩種類型的LUT，分別為4-input LUT和6-input LUT，可以分別用來作為16位和32位的移位寄存器。還可以對LUT級聯(lián)來實現(xiàn)更多位移位寄存器。

　　(1)設(shè)置浮點乘法器的延遲為5，浮點加法器的延遲為10，則上面三個電路的輸入-輸出延遲分別為15, 25和35。 此時未添加保護電路，對設(shè)計進行綜合、布局布線，并記錄其面積、頻率以及功耗等設(shè)計性能參數(shù)。

　　(2)為三個電路添加保護電路，并在綜合和布局布線后利用Modelsim進行時序仿真，記錄設(shè)計的面積、運行速度和功耗。

　　圖3為圖2中電路(a)Design1的仿真結(jié)果，密鑰為16’b1010010001000001，out1輸出正好為密鑰值，說明密鑰輸入正確，從圖中可以看出RDY有效以后功能電路的輸出結(jié)果out2傳遞到電路的輸出端口out。說明電路成功被解鎖。

　　但若在移位寄存器SRL初始化時輸入16’b10101xxxxxxxxxxx，其仿真結(jié)果如圖4所示，狀態(tài)機檢測到第五位密碼輸入錯誤，輸出fsm_out為0，并終止移位寄存器的移位操作。最終導(dǎo)致功能電路的輸出結(jié)果不會傳遞out端口，從而達到了保護目的。

　　接下來討論加入保護電路對功能電路帶來的影響，表格1中 Design1_p，Design2_p，Design3_p依次對應(yīng)于圖2中的三個電路加保護電路后所得到的設(shè)計，表中對比了加入保護電路后的設(shè)計，相比于未加保護電路時在資源消耗、電路的運行速度以及功耗方面的差異。由數(shù)據(jù)可知，由保護電路引起的額外資源消耗和功耗很少，且隨著功能電路路徑延時的增大，由保護電路引起的額外資源消耗所占的比例更小。實驗結(jié)果還表明電路的運行速度在有些情況下有所加快，是由于保護電路的加入，使得原本分散的LUT有向Slice中聚集的趨勢，從而提高了電路的運行速度。

　　表中的最后列為1/latency(latency為功能電路的路徑延時)的值，其值的大小表示盜用者猜中密鑰的概率，該值越小，說明密鑰的安全性越高，再次證明了功能電路的延遲越大越適合采用該保護方法。但是在實際的功能電路設(shè)計時，并非延遲越大越好，還應(yīng)當(dāng)考慮路徑延遲對功能電路面積、速度以及功耗等因素的影響，所以應(yīng)該在一定范圍內(nèi)選擇適當(dāng)?shù)难舆t來完成功能電路的設(shè)計。

　　4 總結(jié)

　　本文提出了一種基于路徑延時匹配的IP固核的保護方法，即設(shè)計旁路保護電路，通過輸入密鑰以及密鑰檢測機制來達到與被保護電路的數(shù)據(jù)路徑相匹配，實現(xiàn)硬件電路的保護，只有消費者取得合法授權(quán)時，功能電路才能正常工作。該保護方法需要的額外開支少，不影響電路的速度，而且可靠性高。與現(xiàn)有的IP保護方法能很好地融合在一起，共同為集成電路產(chǎn)業(yè)的發(fā)展做貢獻。

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