掀起PCB板電磁相容的“蓋頭”之三

　　說到電磁干擾，大家都會(huì)不約而同的想說走線的問題，PCB材質(zhì)引起的問題和周圍環(huán)境的問題等等。關(guān)于材質(zhì)問題，是我們不能決定的。我的建議就是在資金允許的范圍內(nèi)找大廠家并提出要求。對于周圍環(huán)境的問題，可以采用法拉第電籠進(jìn)行保護(hù)。今天我來說說防止電磁干擾的PCB走線和板層設(shè)計(jì)。

　　說到走線和板層，我們就會(huì)想到2層板4層板等。首先介紹下微帶線和帶狀線。微帶線是只有一邊具有參考平面的PCB 走線，我們也可以理解為接觸空氣的走線，即頂層和底層的走線。帶狀線指兩邊都有參考平面的傳輸線，可以理解為多層板中中間層的走線。

　　微帶線為PCB 可以抑制RF，時(shí)鐘信號(hào)和高速數(shù)據(jù)信號(hào)我們通常將其在頂層也是這個(gè)原因。使用微帶線容易將外部環(huán)境的RF信號(hào)引入系統(tǒng)，這需要注意。同樣帶狀線可以較好地防止RF 輻射，但只能用于較低的傳輸速度，但是可以對內(nèi)部走線的RF 進(jìn)行完全屏蔽，因?yàn)樗鼘ι漕l輻射具有較好的抑制能力。

　　通常經(jīng)驗(yàn)告訴我們，微帶線延時(shí)小，對于一般FR4的板材，1inch微帶線對應(yīng)的走線延時(shí)約140ps;帶狀線1inch帶狀線對應(yīng)的走線延時(shí)約170ps;另外，二者在特征阻抗的計(jì)算可以利用工具sim9000進(jìn)行計(jì)算。

　　在設(shè)計(jì)電路中需要格外注意信號(hào)的傳輸延遲和電路之間的串?dāng)_問題。在高速電路設(shè)計(jì)中這點(diǎn)更加明顯，阻抗匹配的利器阻抗分析儀就顯得更加重要。如果阻抗不匹配會(huì)使RF 能量由內(nèi)部的走線通過輻射或?qū)ǚ绞?包括串?dāng)_) 改變周圍的電磁環(huán)境和電路特性。

　　當(dāng)我們在布線時(shí)，特別是DDR2或者DDR3的時(shí)候，一定要控制走線的長度和元件之間的距離，太長會(huì)影響效果和帶來更加麻煩的調(diào)試，但是有一點(diǎn)好處就是顯得布局不那么擁擠，但是，結(jié)果會(huì)讓人手足無措。

　　針對處理器芯片的布線(一般都為多層板)，這個(gè)時(shí)候要分割電源層，并且電源靠近c(diǎn)pu，通過過孔和短而粗的走線，并且加上去耦電容，可以有效的減少噪音。如果設(shè)計(jì)時(shí)將電源層放置的遠(yuǎn)離cpu，那么無形中會(huì)增加電源的走線長度和從而增加了cpu產(chǎn)生的噪聲通過走線影響周圍電器特性的風(fēng)險(xiǎn)。

　　現(xiàn)在越來越多的使用了高性能高頻率的cpu，由于其功能豐富而采用多層板進(jìn)行電路設(shè)計(jì)，就不得不說電源層的重要性。一個(gè)好的電源層分割可以提供一個(gè)低阻抗的電流返回通路，而這是我們進(jìn)行EMC設(shè)計(jì)的終極目標(biāo)。

　　關(guān)于電源分割，依照三步走的策略一般可以完成：第一步，按照要求設(shè)定電源管理的各項(xiàng)規(guī)則;第二步，依照頂層的元件布局來劃分電源層，盡量做到一塊電源管理一塊元件。第三步，利用過孔和走線進(jìn)行元件的連接，在該步驟中需要注意上文說的走線規(guī)則。這樣就實(shí)現(xiàn)了電源層的分割。

　　在布線的時(shí)候，特別是高速線信號(hào)布線，我們一定把堅(jiān)持3W和20H原則牢記心間。這樣可以在第一步開始減小電磁干擾。最后拿來一個(gè)多層板的板層建議分布來結(jié)尾，如下圖。

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　　電子設(shè)計(jì)不得不說的接地技術(shù)：http://www.ex-cimer.com/article/249663.htm

　　電子產(chǎn)品設(shè)計(jì)的“不二法則”：http://www.ex-cimer.com/article/249662.htm

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