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          基于FPGA的跨時(shí)鐘域信號(hào)處理——專用握手信號(hào)

          作者: 時(shí)間:2015-02-06 來(lái)源:網(wǎng)絡(luò) 收藏

            在邏輯設(shè)計(jì)領(lǐng)域,只涉及單個(gè)時(shí)鐘域的設(shè)計(jì)并不多。尤其對(duì)于一些復(fù)雜的應(yīng)用,往往需要和多個(gè)時(shí)鐘域的信號(hào)進(jìn)行通信。異步時(shí)鐘域所涉及的兩個(gè)時(shí)鐘之間可能存在相位差,也可能沒(méi)有任何頻率關(guān)系,即通常所說(shuō)的不同頻不同相。

          本文引用地址:http://www.ex-cimer.com/article/269611.htm

            圖1是一個(gè)跨時(shí)鐘域的異步通信實(shí)例,發(fā)送域和接收域的時(shí)鐘分別是clk_a和clk_b。這兩個(gè)時(shí)鐘頻率不同,并且存在一定的相位差。對(duì)于接收時(shí)鐘域而言,來(lái)自發(fā)送時(shí)鐘域的信號(hào)data_a2b有可能在任何時(shí)刻變化。

            

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            圖1 跨時(shí)鐘域通信

            對(duì)于上述的異步時(shí)鐘域通信,設(shè)計(jì)者需要做特殊的處理以確保數(shù)據(jù)可靠的傳輸。由于兩個(gè)異步時(shí)鐘域的頻率關(guān)系不確定,觸發(fā)器之間的建立時(shí)間和保持時(shí)間要求也無(wú)法得到保證。如果出現(xiàn)建立時(shí)間或者保持時(shí)間違規(guī),接收域?qū)?huì)采樣到處于亞穩(wěn)態(tài)數(shù)據(jù),那么后果可想而知。

            如何有效的進(jìn)行跨時(shí)鐘域的信號(hào)傳輸呢?最基本的思想是同步,在這個(gè)基礎(chǔ)上設(shè)計(jì)者可以利用各種協(xié)議約定進(jìn)行通信。單向控制信號(hào)檢測(cè)方式(前面提到過(guò)的脈沖信號(hào)檢測(cè)方法,這里為了和握手方式相區(qū)別,所以如此稱呼)、握手協(xié)議的方式或者借助存儲(chǔ)器的方式都是比較常用的處理手段。

            本文將重點(diǎn)介紹握手方式進(jìn)行異步時(shí)鐘域的通信。

            圖2是一個(gè)基本的握手通信方式。所謂握手,意即通信雙方使用了專用控制信號(hào)進(jìn)行狀態(tài)指示。這個(gè)控制信號(hào)既有發(fā)送域給接收域的,也有接收域給發(fā)送域的,有別于前面的單向控制信號(hào)檢測(cè)方式。

            

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            圖2 握手通信原理

            使用握手協(xié)議方式處理跨時(shí)鐘域數(shù)據(jù)傳輸,只需要對(duì)雙方的握手信號(hào)(req和ack)分別使用脈沖檢測(cè)方法進(jìn)行同步。在具體實(shí)現(xiàn)中,假設(shè)req、ack、data總線在初始化時(shí)都處于無(wú)效狀態(tài),發(fā)送域先把數(shù)據(jù)放入總線,隨后發(fā)送有效的req信號(hào)給接收域。接收域在檢測(cè)到有效的req信號(hào)后鎖存數(shù)據(jù)總線,然后回送一個(gè)有效的ack信號(hào)表示讀取完成應(yīng)答。發(fā)送域在檢測(cè)到有效ack信號(hào)后撤銷當(dāng)前的req信號(hào),接收域在檢測(cè)到req撤銷后也相應(yīng)撤銷ack信號(hào),此時(shí)完成一次正常握手通信。此后,發(fā)送域可以繼續(xù)開(kāi)始下一次握手通信,如此循環(huán)。該方式能夠使接收到的數(shù)據(jù)穩(wěn)定可靠,有效的避免了亞穩(wěn)態(tài)的出現(xiàn),但控制信號(hào)握手檢測(cè)會(huì)消耗通信雙方較多的時(shí)間。以上所述的通信流程如圖3所示。

            

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            圖3 握手通信流程

            下面通過(guò)一個(gè)簡(jiǎn)單的工程代碼及其仿真測(cè)試進(jìn)一步加深大家對(duì)基本握手協(xié)議的認(rèn)識(shí)。

            module handshack(

            clk,rst_n,

            req,datain,ack,dataout

            );

            input clk; //50MHz系統(tǒng)時(shí)鐘

            input rst_n; //低電平復(fù)位信號(hào)

            input req; //請(qǐng)求信號(hào),高電平有效

            input[7:0] datain; //輸入數(shù)據(jù)

            output ack; //應(yīng)答信號(hào),高電平有效

            output[7:0] dataout;//輸出數(shù)據(jù),主要用于觀察是否和輸入一致

            //--------------------------------------

            //req上升沿檢測(cè)

            reg reqr1,reqr2,reqr3;

            always @(posedge clk or negedge rst_n)

            if(!rst_n) begin

            reqr1 <= 1'b1;

            reqr2 <= 1'b1;

            reqr3 <= 1'b1;

            end

            else begin

            reqr1 <= req;

            reqr2 <= reqr1;

            reqr3 <= reqr2;

            end

            //pos_req2比pos_req1延后一個(gè)時(shí)鐘周期,確保數(shù)據(jù)被穩(wěn)定鎖存

            wire pos_req1 = reqr1 & ~reqr2; //req上升沿標(biāo)志位,高有效一個(gè)時(shí)鐘周期

            wire pos_req2 = reqr2 & ~reqr3; //req上升沿標(biāo)志位,高有效一個(gè)時(shí)鐘周期

            //--------------------------------------

            //數(shù)據(jù)鎖存

            reg[7:0] dataoutr;

            always @(posedge clk or negedge rst_n)

            if(!rst_n) dataoutr <= 8'h00;

            else if(pos_req1) dataoutr <= datain; //檢測(cè)到req有效后鎖存輸入數(shù)據(jù)

            assign dataout = dataoutr;

            //--------------------------------------

            //產(chǎn)生應(yīng)答信號(hào)ack

            reg ackr;

            always @(posedge clk or negedge rst_n)

            if(!rst_n) ackr <= 1'b0;

            else if(pos_req2) ackr <= 1'b1;

            else if(!req) ackr <= 1'b0;

            assign ack = ackr;

            endmodule

            該實(shí)例的verilog代碼模擬了握手通信的接收域,其仿真波形如圖4所示。在發(fā)送域請(qǐng)求信號(hào)(req)有效的若干個(gè)時(shí)鐘周期后,先是數(shù)據(jù)(datain)被有效鎖存了(dataout),然后接收域的應(yīng)答信號(hào)(ack)也處于有效狀態(tài),此后發(fā)送域撤銷請(qǐng)求信號(hào),接收域也跟著撤銷了應(yīng)答信號(hào),由此完成一次通信。

            

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            圖4 握手通信仿真波形

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