FPGA在數(shù)字信號處理中的簡單應(yīng)用

　　數(shù)字信號處理技術(shù)已經(jīng)成功運用于信號地濾波、語音、圖像、音頻、信息系統(tǒng)、控制和儀表設(shè)備?？删幊虜?shù)字信號處理器在20 世紀(jì)70 年代地引入更是使DSP 技術(shù)突飛猛進(jìn)，取得巨大成功，這些PDSP 都是基于精簡指令集(RISC)計算機(jī)范例的架構(gòu)。它的優(yōu)勢源于大多說信號處理算法的乘-累加運算(MAC)都是非常密集的。通過多級流水線架構(gòu)，PDSP 可以獲得僅受陣列乘法器的速度限制的MAC 速度。由此可以認(rèn)為FPGA 也能夠用來實現(xiàn)MAC 單元，且具有速度優(yōu)勢，但是，如果PDSP 能夠滿足所需要的MAC 速度，那么PDSP 在成本問題上更具有成本優(yōu)勢，但隨著FPGA 成本降低，這個優(yōu)勢正在縮小。另一方面，現(xiàn)在我們還發(fā)現(xiàn)了許多高帶寬的信號處理應(yīng)用領(lǐng)域，例如：無線電、多媒體或衛(wèi)星通信，FPGA 技術(shù)可以通過一個芯片上的多級MAC 單元來提供更多的帶寬。此外，在諸如CORDIC($1087.5000)、NTT 和差錯校正算法等算法中，F(xiàn)PGA 較PDSP 更有效率優(yōu)勢。

　　FPGA 技術(shù)的關(guān)鍵就是利用強(qiáng)有力的設(shè)計工具以：

　　▲ 縮短開發(fā)周期。

　　▲ 提高器件資源利用率。

　　▲ 提供綜合器的選擇，例如：在最佳速度和設(shè)計規(guī)模之間做出選擇。

　　FPGA兼有串、并行工作方式和高集成度、高速、高可靠性等明顯的特點，其時鐘延遲可達(dá)納秒級，同時，在基于芯片的設(shè)計中可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能指標(biāo)和可靠性。正是由于FPGA具有這些優(yōu)點，F(xiàn)PGA在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計得當(dāng)，將不會存在類似于MCU的復(fù)位不可靠和PC可能跑飛等問題。FPGA的高可靠性還表現(xiàn)在，幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積。與AMU設(shè)計相比，F(xiàn)PGA顯著的優(yōu)勢是開發(fā)周期短，投資風(fēng)險小、產(chǎn)品上市速度快，市場適應(yīng)能力強(qiáng)和硬件升級回旋碩士學(xué)位論文余地大，而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中達(dá)到充分檢驗的VHDL設(shè)計迅速實現(xiàn)ASIC投產(chǎn)。

　　隨著大規(guī)?，F(xiàn)場可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計進(jìn)入“片上可編程系統(tǒng)”(SOPC)的新紀(jì)元;芯片朝著高密度、低壓、低功耗方向挺進(jìn)：在SOC芯片上可以將微處理器、數(shù)字信號處理器、存儲器、邏輯電路、模擬電路集成在一個芯片上。而如果將可編程邏輯電路IP核集成到SOC芯片上則會大大提高SOC芯片的靈活性與有效性，并且縮短了SOC芯片的設(shè)計周期。因此國際各大公司都在積極擴(kuò)充其IP庫，以優(yōu)化的資源更好的滿足用戶的需求，擴(kuò)大市場。

　　綜上所述，與ASIC和通用DSP相比，F(xiàn)PGA器件能夠以高速、實時、低成本、高靈活性的優(yōu)點應(yīng)用于數(shù)字信號處理領(lǐng)域，利用FPGA實現(xiàn)數(shù)字信號處理成為數(shù)字信號處理領(lǐng)域的一種新的趨勢，它可以完全取代通用DSP芯片或作為通用DSP芯片的協(xié)處理器進(jìn)行工作。如果將通用處理器和FPGA融合在一起，把需要多個時鐘周期的運算交給FPGA完成，DSP芯片主要完成單時鐘的運算和控制FPGA的“可再配置計算”功能，會更好地將兩者的優(yōu)勢發(fā)揮出來。

　　蝶形運算單元的FPGA實現(xiàn)

　　蝶形運算單元是FFT處理器的基本單元，用來計算兩點的FFT。由于蝶形運算單元是由一個復(fù)數(shù)加法器、一個復(fù)數(shù)減法器和一個旋轉(zhuǎn)因子復(fù)數(shù)乘法器組成，所以利用上面設(shè)計的旋轉(zhuǎn)因子復(fù)數(shù)乘法器和MAX+PLUSII中的lpm_add_sub模塊可以設(shè)計實現(xiàn)蝶形運算單元。基-2 FFT蝶形運算單元的VHDL代碼見附錄B。從代碼中可以看出，蝶形處理器是由一個加法器、一個減法器和一個實例化為組件的旋轉(zhuǎn)因子乘法器實現(xiàn)的。對應(yīng)硬件實現(xiàn)的輸入輸出框圖如下圖所示：

　　蝶形處理器的輸入輸出框圖

　　對輸入值為A=20+30J、B=50+45j、旋轉(zhuǎn)因子C+jS=256×e∧jpi/9=121+j39時進(jìn)行仿真。仿真波形如下圖所示：

　　蝶形運算單元的VHDL仿真波形

　　可見，所設(shè)計的蝶形處理器在MAX+PLUSII中對于輸A=20+30J、B=50+45j、旋轉(zhuǎn)因子C+jS=256×e∧jpi/9=121+j39時進(jìn)行仿真得到的輸出結(jié)果和理論上計算得到的結(jié)果是完全相符的，從而說明基于VHDL語言設(shè)計的蝶形處理單元的正確性。

　　本文通過設(shè)計一種基于FPGA的FFT探討了FPGA在數(shù)字信號處理中的應(yīng)用。本文重點設(shè)計實現(xiàn)了蝶形運算單元，并且進(jìn)行了仿真，通過比較可以看出仿真結(jié)果與理論值吻合的很好。本系統(tǒng)的最大優(yōu)勢在于利用FPGA器件豐富的邏輯資源，內(nèi)嵌的RAM， ROM塊及其靈活的可編程特性使運算速度較傳統(tǒng)方法有了很大提高。當(dāng)然付出的代價是用這種并行的結(jié)構(gòu)需求的硬件資源很多。

　　隨著芯片集成度的不斷提高，用這種并行結(jié)構(gòu)實現(xiàn)的FFT運算其優(yōu)越性將越來越明顯。而且用這種結(jié)構(gòu)實現(xiàn)的FFT很容易擴(kuò)展，只需要增加蝶形的個數(shù)和循環(huán)次數(shù)即可?；贔PGA的FFT/IFFT處理器由于其硬件上的并行性，速度遠(yuǎn)遠(yuǎn)快于一般的通用DSP。FPGA具有成千上萬的查找表和觸發(fā)器，因此，F(xiàn)PGA平臺可以利用更低的成本達(dá)到比通用DSP更快的速度。采用FPGA技術(shù)，還可以獲得高性能，滿足成本要求，并享有快速有效地對新設(shè)計進(jìn)行優(yōu)化的靈活性。這種基于并行算法的FFT/IFFT處理器，可以廣泛應(yīng)用在高速信號處理系統(tǒng)中。并且由FFT處理器的設(shè)計可以看出，前端的可編程數(shù)字信號處理算法，例如FIR和IIR濾波器，都可以利用FPGA構(gòu)建。

　　用FPGA實現(xiàn)數(shù)字信號處理在現(xiàn)代通信中將得到很廣泛的應(yīng)用。DSP IP是3G無線通信、數(shù)字音頻和視頻圖像處理、廣播、多信道多點分布服務(wù)(MMDS)以及正交頻分復(fù)用(OFDM)系統(tǒng)等新興應(yīng)用的理想選擇?？删幊踢壿嫼蛙汭P核的靈活性讓各個公司能夠讓他們的設(shè)計快速地適應(yīng)新標(biāo)準(zhǔn)。

　　目前，Altera已經(jīng)設(shè)計實現(xiàn)了DSP功能塊。Altera的DSP IP套裝包括標(biāo)準(zhǔn)DSP功能(如Turbo($2175.0000)譯碼器)。IP核是靜態(tài)參數(shù)化的，這樣MegaWizard Plug-In Manager根據(jù)給定的一組參數(shù)生成最高效的硬件。這些插件允許設(shè)計者無需改變設(shè)計源代碼就可以定制IP。而且，軟IP能夠立刻導(dǎo)入新的Altera FPGA器件系列中。這一解決方案可滿足設(shè)計和生產(chǎn)部門兩方面的要求。

　　可見，硬件和軟件設(shè)計者可以利用可編程邏輯開發(fā)各種DSP應(yīng)用解決方案，可編程解決方案可以更好的適應(yīng)快速變化的標(biāo)準(zhǔn)、協(xié)議和性能需求。隨著新的FPGA體系的出現(xiàn)，DSP IP核和工具數(shù)量的增加，采用可編程邏輯的DSP應(yīng)用繼續(xù)增加。FPGA器件能夠以高速、實時、低成本、高靈活性的優(yōu)點應(yīng)用于數(shù)字信號處理領(lǐng)域，它可以完全取代通用DSP芯片或作為通用DSP芯片的協(xié)處理器進(jìn)行工作。