電能質(zhì)量監(jiān)測系統(tǒng)信號采集模塊控制器IP核設(shè)計

　　隨著可編程邏輯器件的不斷進步和發(fā)展，FPGA在嵌入式系統(tǒng)中發(fā)揮著越來越重要的作用。本文介紹的在電能質(zhì)量監(jiān)測系統(tǒng)中信號采集模塊控制器的 IP核，是采用硬件描述語言來實現(xiàn)的。首先它是以ADS8364芯片為控制對象，結(jié)合實際電路，將6通道同步采樣的16位數(shù)據(jù)存儲到FIFO控制器。當FIFO 控制器存儲一個周期的數(shù)據(jù)后，產(chǎn)生一個中斷信號，由PowerPC對其進行高速讀取。這樣能夠減輕CPU的負擔，不需要頻繁地對6通道的采樣數(shù)據(jù)進行讀取，節(jié)省了CPU運算資源。

　　1 ADS8364芯片的原理與具體應(yīng)用

　　A/D轉(zhuǎn)換芯片ADS8364是TI公司推出的專為高速同步數(shù)據(jù)采集系統(tǒng)設(shè)計的高速度、低功耗、6通道 (三相電壓、三相電流)同步采樣的16位A/D轉(zhuǎn)換芯片。采用模擬和數(shù)字分別供電，在模擬輸入端，有模擬參考電壓輸入、輸出引腳和信號六通道正反相輸入引腳;在數(shù)字端，主要包括控制ADS8364的讀/寫、復位、片選引腳和轉(zhuǎn)換結(jié)果輸出總線。

　　ADS8364芯片的轉(zhuǎn)換過程為：當ADS8364的HOLDX保持至少20 ns的低電平時，轉(zhuǎn)換開始。當轉(zhuǎn)換結(jié)果被存入輸出寄存器后，引腳EOC的輸出將保持半個時鐘周期的低電平，以提示數(shù)據(jù)分析處理器進行轉(zhuǎn)換結(jié)果的接收，處理器通過置RD和CS為低電平可使數(shù)據(jù)通過并行輸出總線讀出。在轉(zhuǎn)換數(shù)據(jù)的接收過程中，ADS8364芯片各引腳工作的時序達到協(xié)調(diào)一致，才能保證監(jiān)測設(shè)備良好工作，具體時序安排如圖1所示。

　　ADS8364芯片的數(shù)據(jù)輸出方式分別由BYTE、ADD與地址線A2、A1、A0組合控制，轉(zhuǎn)換結(jié)果的讀取方式由電能質(zhì)量監(jiān)測系統(tǒng)中采用的數(shù)據(jù)分析處理器決定，一般可取直接讀取、循環(huán)讀取和FIFO方式的任何一種。根據(jù)BYTE為0或者為1可確定每次讀取時得到的數(shù)據(jù)位數(shù)，根據(jù)ADD為0或者為1可確定第一次讀取的是通道地址信息還是通道A/D轉(zhuǎn)換結(jié)果。在實際應(yīng)用中，我們結(jié)合了ADS8364模數(shù)轉(zhuǎn)換器中的6個16位ADC可以成對同步工作的能力，3 個保持信號(HOLDA、HOLDB、HOLDC)可以同時被選通，其轉(zhuǎn)換結(jié)果將保存在6個寄存器中。對于每一個讀操作，ADS8364均輸出16位數(shù)據(jù)，最高位為符號位。根據(jù)圖2所示的ADS8364循環(huán)讀取方式工作時序，需設(shè)置BYTE為0，A2、A1、A0分別為1、1、0。

　　2.3 A/D轉(zhuǎn)換芯片控制模塊及頂層文件的設(shè)計

　　控制器模塊的設(shè)計：

　?、俑鶕?jù)ADS8364的工作原理：HOLDX保持至少20ns的低電平，轉(zhuǎn)換開始，所以控制器需根據(jù)時序要求產(chǎn)生 HOLD周期信號。

　?、谵D(zhuǎn)換結(jié)束后根據(jù)EOC的響應(yīng)狀態(tài)，需要置RD和CS為低電平，使數(shù)據(jù)通過并行輸出總線讀出。下面是根據(jù)EOC的狀態(tài)改變RD值的 Verilog描述：

　　根據(jù)圖1的工作時序和圖2的循環(huán)讀取方式以及對數(shù)據(jù)采集頻率(12.8 kHz)的要求，對芯片相應(yīng)的引腳進行控制，并和FIFO進行連接使采集的數(shù)據(jù)能夠按照循環(huán)方式寫入FIFO。采用Verilog硬件描述語言實現(xiàn)上述功能，并建立頂層文件正確連接各個功能模塊。