中頻軟件無(wú)線電系統(tǒng)的FPGA實(shí)現(xiàn)方案

　　3.用FPGA實(shí)現(xiàn)中頻軟件無(wú)線電的優(yōu)勢(shì)

　　本文采用FPGA來(lái)實(shí)現(xiàn)中頻軟件無(wú)線電。表1和表2所示的比較分析表明，FPGA與參數(shù)化ASIC、DSP比較有很多優(yōu)勢(shì)，它不但在功耗、體積、成本方面優(yōu)于參數(shù)化ASIC、DSP，而且處理效率高、現(xiàn)場(chǎng)可編程性能良好。不同于DSP的單流處理方式，F(xiàn)PGA是多流并行處理，這種處理方式使FPGA能完成DSP難以實(shí)現(xiàn)的許多功能，如FIR/IIR濾波器、擴(kuò)頻、跳頻模式。因此，F(xiàn)PGA能很好地體現(xiàn)軟件無(wú)線電的靈活性和開(kāi)放性，很適合在軟件無(wú)線電中做高速數(shù)字信號(hào)處理，是實(shí)現(xiàn)中頻軟件無(wú)線電的理想選擇。

　　4.采用FPGA實(shí)現(xiàn)中頻軟件無(wú)線電系統(tǒng)

　　圖3為所實(shí)現(xiàn)的中頻軟件無(wú)線電系統(tǒng)框圖。系統(tǒng)從IF(中頻)進(jìn)行A/D和D/A變換。下面就系統(tǒng)的各部分做一介紹。

　　1 寬帶D/A和A/D轉(zhuǎn)換器

　　D/A和A/D轉(zhuǎn)換器分別把中頻數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，中頻模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。D/A變換器和A/D變換器的選擇，直接關(guān)系到軟件無(wú)線電的總體性能。因此，必須根據(jù)系統(tǒng)的要求，綜合考慮D/A變換器和A/D變換器的各方面性能，做出選擇。

　　(1)寬帶D/A轉(zhuǎn)換器

　　選用了AD公司的AD9713B，性能指標(biāo)如下:

　　1)具有12 bit精度;

　　2)轉(zhuǎn)換速率最快為80 MSPS;

　　3)SFDR(無(wú)雜散動(dòng)態(tài)范圍)為70 dBc。

　　這里，DAC鎖存時(shí)鐘為40 MHz。AD9713B后接兩級(jí)放大器，將模擬信號(hào)放大后輸出。

　　(2)寬帶A/D轉(zhuǎn)換器

　　在軟件無(wú)線電中，對(duì)ADC的性能要求很高，ADC的選擇比DAC更為重要。選擇ADC時(shí)，需要考慮其采樣頻率、帶寬、轉(zhuǎn)換位數(shù)和SFDR。而這幾個(gè)性能指標(biāo)是互為約束的，必須綜合考慮確定。

　　在此，ADC選用AD公司生產(chǎn)的AD9042。AD9042是高速、高性能、低功耗的單片12位模/數(shù)變換器，其性能指標(biāo)如下：

　　1)最大采樣速率41 MSPS;

　　2)SFDR為80 dBc;

　　3)信噪比為68 dB。

　　實(shí)際使用中，采樣時(shí)鐘為40 MHz，AD9042的性能很好。

　　2 FPGA——數(shù)字信號(hào)處理模塊

　　FPGA選用了Altera公司的APEX EP20K200E器件，這個(gè)器件為20萬(wàn)門容量，1.8 V低功耗，具有多種I/O接口和多鐘配置方式的單片系統(tǒng)級(jí)集成的可編程邏輯器件。

　　FPGA主要完成數(shù)字上/下變頻、濾波、調(diào)制/解調(diào)、擴(kuò)頻/解擴(kuò)、載波以及PN(偽隨機(jī)碼)的同步和跟蹤等功能。

　　FPGA的設(shè)計(jì)結(jié)構(gòu)如圖4所示。在此，以DSSS(直接序列擴(kuò)頻)信號(hào)為例說(shuō)明。發(fā)射的設(shè)計(jì)為，系統(tǒng)將125 kbit/s的數(shù)據(jù)映射成上下支路各62.5 kbit/s的數(shù)據(jù)與PN碼產(chǎn)生器輸出的4Mchip/s的PN碼相乘擴(kuò)頻，然后由14 bit 的FIR濾波器完成內(nèi)插濾波，濾波器輸出的信號(hào)為20 MHz，與NCO相乘上變頻至中頻，并取高12 bit輸出至D/A變換器。接收的設(shè)計(jì)與發(fā)射相對(duì)應(yīng)，A/D變換器輸出的40 MHz的12 bit中頻數(shù)字信號(hào)與NCO相乘正交下變頻成I、Q兩路信號(hào)，這2路信號(hào)經(jīng)抽取濾波變?yōu)?0 MHz的基帶信號(hào)，輸入到解擴(kuò)電路完成PN碼的捕獲、解擴(kuò)(用[HJ71mm]匹配濾波器相關(guān)器實(shí)現(xiàn))以及信號(hào)相關(guān)后的功率檢測(cè)，解擴(kuò)后的信號(hào)和檢測(cè)到的功率信號(hào)輸入到碼跟蹤電路完成碼元跟蹤，最后完成解碼，恢復(fù)數(shù)據(jù)。完成這些功能，所占的FPGA資源為：7142個(gè)LE(邏輯單元)，16896 ESB(嵌入式邏輯塊) bits。