一種基于DSP的MIMO系統(tǒng)空時編碼盲識別方法

　　空時編碼(Space—Time Block Coding，STBC)是達(dá)到或接近MIMO無線信道容量的一種有效的編碼方式?？諘r編碼方式的盲識別是通信對抗領(lǐng)域需迫切研究的領(lǐng)域，其能夠?yàn)?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/MIMO">MIMO系統(tǒng)對抗技術(shù)提供基礎(chǔ)和技術(shù)支撐，具有重要的研究價值。

　　時滯相關(guān)算法是根據(jù)不同空時編碼的相關(guān)矩陣在不同時延統(tǒng)計(jì)下的差異性，采用逐級對比，實(shí)現(xiàn)對空時編碼方式的盲識別。擁有計(jì)算精度高，抗頻偏效果好等優(yōu)點(diǎn)。文中提出一種基于ADI公司DSP芯片TigerSHARCTS201S的空時編碼盲識別方案設(shè)計(jì)和實(shí)現(xiàn)。

　　1系統(tǒng)硬件設(shè)計(jì)

　　1.1系統(tǒng)硬件框圖

　　系統(tǒng)硬件框圖如圖1所示。由信號處理、信號采集、電源、時鐘4部分構(gòu)成，信號采集由CPLD和ADC組成，負(fù)責(zé)完成A/D轉(zhuǎn)換，信號處理由TS201S芯片及其外設(shè)組成，用于存儲A/D采樣的數(shù)據(jù)，并進(jìn)行空時碼盲識別運(yùn)算處理。電源模塊為其他所有模塊提供正常工作所需的電壓，時鐘模塊中由晶振和倍頻芯片組成，提供系統(tǒng)所需時鐘。

　　圖1 系統(tǒng)硬件框圖

　　系統(tǒng)工作時，設(shè)備首先通電初始化，從Flash中載入用戶應(yīng)用程序，繼而通過CPLD控制ADC進(jìn)行數(shù)據(jù)采集，并利用DMA中斷方式讀取數(shù)據(jù)并進(jìn)行編碼識別運(yùn)算。

　　1.2 TigerSHARC TS201S簡介

　　TigerSHARC TS201S兼有ASIC和FPGA的信號處理性能和指令集處理器的高度可編程性與靈活性，適用于高性能、大存儲量的信號處理與圖像應(yīng)用。

　　TS201S內(nèi)部分為DSP核和I/O接口兩部分，通過4條總線傳輸數(shù)據(jù)、地址和控制信息。并提供完全可中斷的編程模式，支持匯編和C/C++語言編程，32/40位的浮點(diǎn)運(yùn)算及最高64位的定點(diǎn)運(yùn)算。在600 MHz時鐘速率下，可達(dá)到每秒48億次乘加運(yùn)算。

　　1.3電源、時鐘和總線方案設(shè)計(jì)

　　TS201S和AD7864對電源的要求較高，以TS201S內(nèi)核時鐘500 MHz為例，4個電源VDD、VDD_A、VDD_IO、VDD_DRAM的精度要求控制在5%以內(nèi)。因此系統(tǒng)中的電源芯片采用了，其精度可達(dá)1%.

　　時鐘模塊中，晶振產(chǎn)生27 MHz時鐘通過倍頻芯片得到54 MHz時鐘后進(jìn)入CPLD，一方面作為TS201S的系統(tǒng)時鐘SCLK，另一方面在CPLD內(nèi)12分頻后作為AD7864的工作時鐘信號AD_CLK.為防止其對系統(tǒng)電源產(chǎn)生耦合干擾，晶振和倍頻芯片的電源與本板電源之間要用電感或磁珠進(jìn)行隔離。

　　在系統(tǒng)總線負(fù)載較重的情況下，設(shè)計(jì)不當(dāng)會限制總線只能在低頻下工作甚至無法讀取數(shù)據(jù)。由于環(huán)形結(jié)構(gòu)上任一負(fù)載的變化均會影響到其他負(fù)載的工作，設(shè)計(jì)中采用了星形總線結(jié)構(gòu)，如圖2所示。

　　圖2 星形總線結(jié)構(gòu)

　　1.4信號采集方案設(shè)計(jì)

　　信號采集模塊由CPLD和兩片ADC組成，A/D轉(zhuǎn)換芯片采用AD公司生產(chǎn)的AD7864，其轉(zhuǎn)換精度12位，最高吞吐量520 ksample.s-1，轉(zhuǎn)換時間最快為1.65μs，采樣保持0.35μs，此外其單電源和低功耗特性最低可達(dá)20 Uw，其能夠滿足系統(tǒng)的要求，簡化硬件設(shè)計(jì)。

　　信號采集前，需對AD7864的一些輸入引腳進(jìn)行配置，南Alterta公司的CPLD產(chǎn)品MAX3256完成。如圖3所示，CONVST為使能輸入引腳，置位高可控制AD7864啟動。CS為片選信號，低電平有效。RD為讀使能，低電平有效，當(dāng)CS有效且RD為低，才允許AD7864輸出轉(zhuǎn)換結(jié)果，此時WR必須為高。引腳SL1～SL4是AD7864的通道選擇輸入引腳，高電平有效。H/S SEL為高時表示將通過軟件方式來選擇A/D轉(zhuǎn)換通道，反之表示硬件選擇。當(dāng)轉(zhuǎn)換結(jié)束后，EOC引腳輸入低電平。

　　圖3 信號采集

　　AD7864采用分時輸出方式，采樣信號來自TS201S的定時/計(jì)數(shù)器，每次計(jì)數(shù)器滿時TMROE引腳會產(chǎn)生4個總線時鐘的高電平，CPLD中對此信號做反向后作為AD7864的CONVST信號，在數(shù)據(jù)傳輸中，片1占低位數(shù)據(jù)線，片2占高位數(shù)據(jù)線，分時可防止總線沖突。

　　1.5顯示方案設(shè)計(jì)

　　系統(tǒng)采用FLAG PIN外接LED做為進(jìn)度顯示，DSP在執(zhí)行到不同的處理進(jìn)度時通過改變FLAG PIN口的電平控制對應(yīng)的LED導(dǎo)通，以指示當(dāng)前數(shù)據(jù)分析的步驟。圖4為外接LED的連接圖，每個FLAG PIN上的LED均不影響其他FLAG PIN接口，在LED后使用了一個上拉電阻接VCC.

　　圖4 為外接LED的連接圖