基于FPGA的OLED真彩色動態(tài)圖像顯示的實(shí)現(xiàn)

　　作為第3代顯示器，有機(jī)電致發(fā)光器件(Organic Light Emitting Diode，OLED)由于其主動發(fā)光、響應(yīng)快、高亮度、全視角、直流低壓驅(qū)動、全固態(tài)以及不易受環(huán)境影響等優(yōu)異特性，具有LCD無法比擬的優(yōu)點(diǎn)，在手機(jī)、個(gè)人電子助理(PDA)、數(shù)碼相機(jī)、車載顯示、筆記本電腦、壁掛電視以及軍事領(lǐng)域都具有廣闊的應(yīng)用前景，因而得到了業(yè)界廣泛的關(guān)注。OLED發(fā)展至今，已經(jīng)由最初的單色發(fā)展到現(xiàn)在的全彩，與此同時(shí)對驅(qū)動電路也提出了更高的要求，由最初的無灰階單色靜態(tài)驅(qū)動，到彩色動態(tài)驅(qū)動。

　　目前，OLED的研究重點(diǎn)是研制高穩(wěn)定性的器件以達(dá)到實(shí)用化的要求，但同時(shí)研究實(shí)現(xiàn)高質(zhì)量動態(tài)顯示的驅(qū)動技術(shù)也很重要，因?yàn)橹挥薪Y(jié)合良好的驅(qū)動技術(shù)，提高反應(yīng)速度和分辨率，才能表現(xiàn)出OLED的優(yōu)異特點(diǎn)。然而，單色OLED顯示就要求驅(qū)動電壓具有較高的控制精度，彩色OLED顯示如要同時(shí)精確地控制RGB三基色的灰度，實(shí)現(xiàn)起來難度更大。為實(shí)現(xiàn)真彩色，R、G、B三基色要各自實(shí)現(xiàn)256級灰階。文中所述電路屬于全彩色動態(tài)驅(qū)動電路，將對其256級灰度顯示以及外圍驅(qū)動進(jìn)行研究與設(shè)計(jì)，為今后大尺寸OLED顯示器提供一個(gè)可行的技術(shù)方案。

　　1 驅(qū)動控制系統(tǒng)設(shè)計(jì)

　　顯示器性能的好壞，一方面取決于顯示器的制作材料，另一方面取決于顯示器的驅(qū)動電路系統(tǒng)。驅(qū)動電路系統(tǒng)是保證顯示器正常工作必不可少的部分，對顯示性能起著舉足輕重的作用，驅(qū)動電路系統(tǒng)的不同會導(dǎo)致顯示器顯示色彩、亮度以及顯示的灰度、響應(yīng)時(shí)間、功耗等顯示器參數(shù)。而OLED顯示屏需要專用的控制驅(qū)動芯片，只有OLED屏與驅(qū)動控制芯片的成功結(jié)合，才能推動OLED的發(fā)展從而取代LCD。然而，目前國內(nèi)外對OLED研究的熱點(diǎn)主要在器件與材料上，關(guān)于驅(qū)動電路和灰度控制方面的研究相對較少，現(xiàn)有的OLED驅(qū)動電路集成度低，針對OLED特性的掃描效率優(yōu)化度也不高。因此，設(shè)計(jì)高性能的OLED驅(qū)動電路，成為顯示領(lǐng)域一個(gè)亟待解決的問題。文中在現(xiàn)有的研究基礎(chǔ)上，自行設(shè)計(jì)了分辨率為480×640彩色OLED屏外圍驅(qū)動電路，并對256級灰度實(shí)現(xiàn)方法進(jìn)行了優(yōu)化，使其與OLED完美結(jié)合，從而進(jìn)一步推動OLED向前發(fā)展。

　　1.1 OLED像素單元電路

　　對于OLED驅(qū)動控制系統(tǒng)的實(shí)現(xiàn)，關(guān)鍵技術(shù)在于數(shù)據(jù)的寫入和掃描控制，圖1是單個(gè)像素的雙管驅(qū)動電路。一個(gè)TFT用來尋址，另一個(gè)是電流調(diào)制晶體管，用來為OLED提供電流。為防止OLED開啟電壓的變化導(dǎo)致電流變化，使用的是P溝器件，這樣，OLED處于驅(qū)動TFT的漏端，源電壓與有機(jī)層上的電壓無關(guān)。

　　Data Line與尋址TFT的源級相連，Scan Line使地址TFT選通，數(shù)據(jù)線上的內(nèi)容通過漏電流寫入到存儲電容CS上，并以電荷的形式暫存。

　　當(dāng)Power Line為高電平時(shí)，驅(qū)動TFT的源級為高電平，同時(shí)CS上的電荷，將選通驅(qū)動TFT，其漏電流流過OLED顯示器件，驅(qū)動其發(fā)光。數(shù)據(jù)線電平的高低決定了像素的亮暗。

　　1.2 256級灰度顯示

　　所謂圖像的灰度等級就是指圖像亮度深淺的層次，將基色的發(fā)光亮度按強(qiáng)度大小劃分，就是灰度級。顯示屏能產(chǎn)生的灰度級越高，顯示的顏色和圖像層次就越多。而且人的視覺系統(tǒng)對亮度強(qiáng)弱的感受不僅與亮度本身的強(qiáng)弱相關(guān)，還與發(fā)光時(shí)間和點(diǎn)亮面積有關(guān)，在一定時(shí)間范圍內(nèi)，點(diǎn)亮?xí)r間越長、面積越大，人眼感覺的發(fā)光強(qiáng)度就越強(qiáng)。因而利用人眼對快速的亮暗閃爍并不敏感的“暫留”效應(yīng)，變換發(fā)光體的點(diǎn)亮?xí)r間和面積來區(qū)分亮度，就會形成一種不同灰度級畫面的視覺，一般灰度級越高，所顯示的顏色和圖像層次就越多，圖像越柔和，圖像層次越逼真。高灰度級以及有效的灰度調(diào)制方式對高清晰度顯示的發(fā)展極其重要，目前OLED顯示驅(qū)動一個(gè)亟需解決的是灰度的精確性問題。

　　OLED顯示屏是可以用傳統(tǒng)的模擬電壓控制法來實(shí)現(xiàn)灰度，問題在于：亮度和數(shù)據(jù)電壓之間呈非線性關(guān)系，缺少一個(gè)漸變的易于控制的線性區(qū)間，因此，采用模擬電壓法調(diào)節(jié)發(fā)光強(qiáng)度，難以精確、有效地實(shí)現(xiàn)OLED的灰度級顯示，現(xiàn)在總的趨勢是使用數(shù)字驅(qū)動電路。

　　數(shù)字驅(qū)動電路的困難在于工作頻率比模擬驅(qū)動電路高得多，現(xiàn)階段較為實(shí)用的灰度調(diào)制方法主要有兩種。一種是脈寬調(diào)制法，即對驅(qū)動脈沖實(shí)現(xiàn)占空比的控制;另一種方法是子場控制法，這種方法將發(fā)光時(shí)間按1：2：4：8：…劃分為若干個(gè)子場，不同的子場導(dǎo)通組合，就能實(shí)現(xiàn)不同的灰度等級。但采用脈寬調(diào)制法，其時(shí)序復(fù)雜，要求顯示屏有較高響應(yīng)速度;而采用子場法要求驅(qū)動頻率較高，對高灰度級的實(shí)現(xiàn)難度大。

　　考慮到幀頻與OLED屏體顯示效率的折中，使驅(qū)動電路工作頻率在一個(gè)合理水平，在脈寬調(diào)制和子場原理的基礎(chǔ)上，對這兩種方法進(jìn)行優(yōu)化，256級灰度采用通過對圖像數(shù)據(jù)按位分時(shí)顯示的方法實(shí)現(xiàn)，即對輸入的8 bit像素信號RGB，通過給每種顏色字節(jié)的不同位分配不同的顯示時(shí)間達(dá)到灰度顯示的目的，使每位的顯示時(shí)間為128：64：32：16：8：4：2：1，利用其組合可以得到256級灰度顯示所對應(yīng)的子像素發(fā)光時(shí)間，實(shí)現(xiàn)視覺上的256級灰度即1 667萬色顯示，以實(shí)現(xiàn)高質(zhì)量的顯示畫面。

　　為實(shí)現(xiàn)256級灰度，將一個(gè)像素點(diǎn)的掃描時(shí)間分成19個(gè)單位時(shí)間t，8 bit灰度數(shù)據(jù)q[7：0]從高位到低位所占的時(shí)間分別為8t，4t，2t，t，t，t，t，t。為使不同位顯示時(shí)間成一定比例，從q[3]開始引入t/2的消影時(shí)間，q[2]引入t/4的消影時(shí)間，d[1]引入t/8的消影時(shí)間，d[0]引入t/16的消影時(shí)間，如圖2所示，由控制電路產(chǎn)生消隱信號進(jìn)行消隱。由此計(jì)算OLED屏亮度百分比λ=(8+4+2+1+1/2+1/4+1/8+1/16)/19=83.9%。

　　1.3 FPGA控制器

　　利用FPGA的處理速度和數(shù)據(jù)寬度高的優(yōu)勢以及芯片中可利用的豐富資源，為分辨率為480×RGB×640的OLED顯示屏設(shè)計(jì)了外圍驅(qū)動控制電路。其主要作用是向OLED顯示屏提供掃描控制信號及進(jìn)行OLED顯示數(shù)據(jù)的數(shù)字信號處理。

　　根據(jù)OLED顯示屏周邊接口的結(jié)構(gòu)和特性，利用FPGA芯片為其設(shè)計(jì)外圍的驅(qū)動控制系統(tǒng)，為OLED屏提供控制信號以及傳輸所要顯示的數(shù)據(jù)信號。

　　如圖3所示，經(jīng)解碼后的圖像數(shù)據(jù)存入FIFO(First In First Out)緩存中，在主時(shí)鐘的控制下，F(xiàn)IFO中的圖像數(shù)據(jù)將被載入到一個(gè)16×8的數(shù)據(jù)裝載寄存器，當(dāng)這16個(gè)8位數(shù)據(jù)裝載寄存器裝滿時(shí)，將被一個(gè)144位的鎖存器鎖存，等待進(jìn)入D/A轉(zhuǎn)換模塊;同時(shí)FPGA控制器還將在主時(shí)鐘的控制下產(chǎn)生行列移位時(shí)鐘和行列掃描起始脈沖，產(chǎn)生的時(shí)鐘和脈沖進(jìn)入DC-DC轉(zhuǎn)換模塊。

　　1.4 各種控制信號周期及頻率

　　為使FPGA控制器能工作于一個(gè)合理的驅(qū)動頻率以及提高顯示屏的亮度，在結(jié)構(gòu)上采用標(biāo)準(zhǔn)單元塊的形式。對于分辨率480×3×640的顯示屏，以8×16個(gè)顯示像素?zé)艄軜?gòu)成一個(gè)單元塊，將480×3行分組組合成為90個(gè)塊(Block)，即每塊由一組列信號同時(shí)驅(qū)動16行像素。設(shè)計(jì)列掃描驅(qū)動電路時(shí)，將640列電極分組組合成為80個(gè)塊(Block)，每個(gè)塊并行驅(qū)動8列像素。

　　OLED顯示屏的刷新頻率是60 HZ/s，即顯示一幀圖像的時(shí)間為1/60 s，設(shè)為T，所以，行掃描起始信號stx的周期T為16 667μs，占空比為1：90;因?yàn)镺LED顯示屏480×3行電極分組組合成為90個(gè)Block，所以每一塊的選通時(shí)間為T/90，即185.185μs。而cpx和cpbx是一對反相不交疊的脈沖信號，占空比為50%，在脈沖信號的高電平和低電平時(shí)，都有一個(gè)Block行像素被選通，即在cpx和cpbx一個(gè)周期內(nèi)有兩個(gè)Block行像素被選通，所以行掃描驅(qū)動脈沖cpx和cpbx的周期為T/45，即370.370μs。

　　同理，OLED顯示屏的列被分為80個(gè)Block，每個(gè)列Block的選通時(shí)間為2.315μs，列掃描起始信號sty的周期為185.1 85μs，占空比為1：80。列驅(qū)動脈沖cpy和cpby亦是一對反相不交疊的脈沖信號，占空比為50%，在脈沖信號的高電平和低電平時(shí)，都有一個(gè)Block被選通。由于每個(gè)列Block的選通時(shí)間為2.315μs，所以列掃描驅(qū)動脈沖cpy和cpby的周期為4.630 μs。

　　在每個(gè)列Block選通期間，從FIFO中并行讀出的8個(gè)8 bit數(shù)據(jù)進(jìn)入數(shù)據(jù)鎖存器鎖存。在每個(gè)BLOCK選通期間都將進(jìn)行一次數(shù)據(jù)的鎖存，所以數(shù)據(jù)鎖存信號Lock的周期為2.315μs。因?yàn)楫?dāng)16個(gè)8位的數(shù)據(jù)裝載寄存器都載滿數(shù)據(jù)的時(shí)候才進(jìn)行這144個(gè)數(shù)據(jù)的鎖存，所以16位移位寄存器時(shí)鐘clk_reg的周期為0.145μs。從FIFO中讀出數(shù)據(jù)的速度必須和向數(shù)據(jù)裝載寄存器中裝載數(shù)據(jù)的速度一致，則FIFO的讀時(shí)鐘clk_fifo的周期也為0.145μs。對0.15μs(6.896 MHz)進(jìn)行近似為7 MHz，所以令系統(tǒng)的基本時(shí)鐘為14 MHz，由FPGA外部晶振產(chǎn)生。讀時(shí)鐘為基本時(shí)鐘的二分頻。

　　1.5 FPGA工作流程

　　FPGA處理器是設(shè)計(jì)的核心部分，其工作流程為，在每個(gè)clk_fifo時(shí)鐘周期下，從8個(gè)FIFO緩存中并行讀出8個(gè)8 bit像素?cái)?shù)據(jù)，在時(shí)鐘clk_reg上升沿到來時(shí)，16位移位寄存器發(fā)生移位，它的輸出端接16個(gè)8位數(shù)據(jù)裝載寄存器的片選端，這樣16個(gè)8位數(shù)據(jù)裝載寄存器逐個(gè)被選通，此時(shí)這些數(shù)據(jù)就可以載入到16個(gè)8位數(shù)據(jù)裝載寄存器中，這16個(gè)8位寄存器的輸出端接在144位鎖存器的輸入端上。16個(gè)時(shí)鐘clk_reg上升沿過后，16個(gè)8位數(shù)據(jù)裝載寄存器都將依次被裝載滿，此時(shí)數(shù)據(jù)鎖存信號Lock到達(dá)，將144個(gè)數(shù)據(jù)鎖存到144位數(shù)據(jù)鎖存器中，然后這些數(shù)據(jù)進(jìn)入到DA轉(zhuǎn)換模塊，轉(zhuǎn)換成16路模擬量，送至OLED顯示屏，完成一個(gè)Block數(shù)據(jù)的載入。

　　在列掃描驅(qū)動脈沖cpy和cpby的控制下，80個(gè)Block依次被選通，在每一Block被選通期間，都將進(jìn)行一次144個(gè)數(shù)據(jù)的移位寄存和鎖存，當(dāng)80個(gè)Block都鎖存完之后，一行數(shù)據(jù)的載入也就完成了。當(dāng)?shù)谝恍械?0個(gè)Block數(shù)據(jù)顯示完畢后，列掃描起始信號sty過來，又開始從第一列掃描，與此同時(shí)，在行掃描驅(qū)動脈沖cpx和cpbx的作用下，第二行像素被選通，所以，這時(shí)將進(jìn)行第二行的1到80個(gè)Block的數(shù)據(jù)載入，以此類推，直到90行數(shù)據(jù)都顯示完畢之后，行掃描起始信號stx到來，重新選通第一行，循環(huán)往復(fù)，一幀幀地顯示數(shù)據(jù)。

　　2 仿真結(jié)果

　　選用Altera公司CycloneⅢ系列芯片EP3C10E144C8為目標(biāo)芯片，采用Verilog HDL語言進(jìn)行設(shè)計(jì)，在GX-SOPC-EDA-EP3C10-STARTER-EDK開發(fā)板上進(jìn)行Modelsim仿真，仿真結(jié)果如圖4和圖5所示。

　　由圖4仿真結(jié)果可以看出，80組列掃描脈沖cpv和cpby控制80個(gè)Block，80個(gè)列掃描脈沖完畢后，列掃描起始信號sty脈沖開始，繼續(xù)掃描下一行。90行掃描完畢后，stx到來重新選通第一行，依此循環(huán)，符合設(shè)計(jì)的要求。

　　由圖5仿真結(jié)果可以看出，對于輸入的8 bit像素?cái)?shù)據(jù)，經(jīng)灰度產(chǎn)生模塊轉(zhuǎn)化為灰度數(shù)據(jù)。以第一個(gè)輸入數(shù)據(jù)8 hff為例，每位的顯示時(shí)間為128：64：32：16：8：4：2：1，由其不同組合，從而實(shí)現(xiàn)了256級灰度的功能。

　　3 結(jié)束語

　　基于FPGA芯片設(shè)計(jì)了分辨率為480×RGB×640的真彩色OLED顯示屏的驅(qū)動電路，在傳統(tǒng)的子場原理和脈寬調(diào)制占空比實(shí)現(xiàn)灰度的基礎(chǔ)上，對其進(jìn)行優(yōu)化，采用R、G、B單基色像素分時(shí)顯示的方法，實(shí)現(xiàn)了256級灰度功能。經(jīng)仿真和軟硬件協(xié)同仿真驗(yàn)證，實(shí)現(xiàn)了設(shè)計(jì)所要求滿足的功能。其256級灰度實(shí)現(xiàn)方法簡單靈活，降低了對FPGA驅(qū)動頻率的要求，對于在高刷率、高分辨率、高灰階顯示器件上的應(yīng)用，具有很高的實(shí)用價(jià)值。利用該電路系統(tǒng)可以實(shí)現(xiàn)OLED顯示的全彩色實(shí)時(shí)動態(tài)圖像的傳輸，為今后OLED作為大尺寸顯示器提供了技術(shù)支持。