千兆采樣ADC確保直接RF變頻

　　JESD204B提供了一種通過較少數(shù)據(jù)通道高速輸出數(shù)據(jù)的方法，且不會(huì)出現(xiàn)許多高速LVDS通道面臨的匹配時(shí)序電路板復(fù)雜度問題。由于通過JESD204B發(fā)送的數(shù)據(jù)是經(jīng)過基于嵌入式時(shí)鐘和控制字符進(jìn)行幀傳輸?shù)?，對較少的串行通道數(shù)進(jìn)行路由時(shí)，相比LVDS所需的時(shí)序偏斜要求寬松得多(圖2)。因此，無需花費(fèi)大量時(shí)間調(diào)整系統(tǒng)PCB上每一個(gè)I/O的輸出時(shí)序。

　　此外，JESD204B提供輔助數(shù)據(jù)的說明性“控制位”，可附加到每一個(gè)模擬樣本后，幫助對下游處理進(jìn)行特征化。通過這種方式，可對每一個(gè)樣本標(biāo)記觸發(fā)時(shí)間戳和超范圍條件，以便后端FPGA獲得更多數(shù)據(jù)對齊及有效性信息。

　　3 超范圍檢測

　　調(diào)整模擬輸入信號的幅度時(shí)，自適應(yīng)增益算法很重要，因?yàn)轱柡?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/ADC">ADC輸入實(shí)際上使系統(tǒng)無力解讀信號。理想情況下，增益適應(yīng)反饋環(huán)路應(yīng)當(dāng)盡可能快。無論高速ADC輸出是基于LVDS還是采用JESD204B，此數(shù)字輸出引入的延遲常常會(huì)因?yàn)榈却龝r(shí)間過長而無法接收飽和數(shù)據(jù)、檢測問題以及響應(yīng)條件。

　　針對這個(gè)問題，一種解決方案是在ADC內(nèi)核中使用可變電平比較，并在發(fā)生超范圍條件時(shí)直接發(fā)送一個(gè)即時(shí)輸出標(biāo)志。這種技術(shù)避免了較長的后端輸出級延遲，縮短了放大器的反饋時(shí)間，實(shí)現(xiàn)了更快的自適應(yīng)增益周期。除了這一“快速超范圍檢測”輸出，可使用JESD204B接口在超范圍樣本上附加報(bào)警位，讓下游系統(tǒng)處理就數(shù)據(jù)作出適當(dāng)決策。

　　4 調(diào)諧、濾波和抽取：如何處理數(shù)據(jù)

　　寬帶ADC具有寬帶采樣的優(yōu)勢，但也可能會(huì)提供超過某些應(yīng)用需要的數(shù)據(jù)。對于無需觀察大頻譜的高采樣速率系統(tǒng)，數(shù)字下變頻(DDC)允許采用子采樣和濾波策略，以便抽取從GSPS ADC輸出的數(shù)據(jù)量。然后，下游處理便可觀察到頻譜的較小部分。

　　在信號鏈上，通常將DDC部署于ADC之后。這不僅會(huì)消耗更多的FPGA資源，還要求在ADC和FPGA之間以全帶寬進(jìn)行傳輸。 DDC濾波可在ADC內(nèi)部完成，無需將采樣數(shù)據(jù)發(fā)送到FPGA進(jìn)行處理，因此僅需總帶寬的八分之一或十六分之一。

　　配合頻率合成數(shù)控振蕩器(NCO)使用時(shí)，可采用精確的分辨率調(diào)諧轉(zhuǎn)換器DDC濾波器在帶內(nèi)的準(zhǔn)確位置。這樣可支持較低的輸出速率，無需移動(dòng)或處理FGPA中的大量干擾數(shù)據(jù)。提供兩個(gè)DDC時(shí)，每一個(gè)DDC都有唯一的NCO，它們可以在頻譜范圍內(nèi)進(jìn)行交替步進(jìn)，以掃描預(yù)期信號而不丟失可見性。這在某些雷達(dá)應(yīng)用中很常見。

　　ADI公司的12位、2.5G sample/s ADC AD9625-2.5在寬帶寬范圍內(nèi)具有超過–75-dBC的SFDR，噪聲頻譜密度為150 dBFS/Hz(圖3)。ADI的專有技術(shù)可實(shí)現(xiàn)該性能而不產(chǎn)生采樣速率超過1.5 Gsamples/s的千兆赫ADC中常見的交織偽像。集成寬帶頻率調(diào)諧器的可選雙通道抽取下變頻濾波器路徑可觀察全頻譜帶寬的八分之一或十六分之一，且每一條路徑都有獨(dú)立的10位NCO放置分辨率。

　　AD9625使用最多八條JESD204B輸出接口通道，因而放寬了LVDS對中常見的匹配走線路由所面臨的布線挑戰(zhàn)。此外，設(shè)計(jì)人員還可充分利用JESD204B的優(yōu)勢，比如低引腳數(shù)輸出、諧波幀時(shí)鐘、每個(gè)樣本的控制位信息，以及確定性延遲。