最小化ARM Cortex-M CPU功耗的方法與技巧

　　舉個(gè)例子，即使在廣受歡迎的ARM Cortex-M類的MCU中指令緩沖的運(yùn)行方法也有不同。采用簡單指令緩沖的MCU，例如來自Silicon Labs的EFM32產(chǎn)品，可以存儲128x32(512 bytes)的目前大多數(shù)當(dāng)前執(zhí)行指令(通過邏輯判斷請求的指令地址是否在緩沖中)。EFM32參考手冊指出典型應(yīng)用在這個(gè)緩沖中將有超過70%的命中率，這意味著極少的Flash存取、更快的代碼執(zhí)行速度和更低的整體功耗。相比之下，采用64x128位分支緩沖器的ARM MCU能夠存儲最初的幾條指令(取決于16位或32位指令混合，每個(gè)分支最多為8條指令，最少為4條指令)。因此，分支緩沖實(shí)現(xiàn)能夠在1個(gè)時(shí)鐘周期內(nèi)為命中緩沖的任何分支或跳轉(zhuǎn)填充流水線，從而消除了任何CPU時(shí)鐘周期延遲或浪費(fèi)。兩種緩沖技術(shù)與同類型沒有緩沖特性的CPU相比，都提供了相當(dāng)大的性能改善和功耗減少。

　　4 M0+內(nèi)核探究

　　對功耗敏感型應(yīng)用來說每個(gè)nano-watt都很重要，Cortex-M0+內(nèi)核是一個(gè)極好的選擇。M0+基于Von-Neumann架構(gòu)(而Cortex-M3和Cortex-M4內(nèi)核是Harvard結(jié)構(gòu))，這意味著它具有更少的門電路數(shù)量實(shí)現(xiàn)更低的整體功耗，并且僅僅損失極小的性能(Cortex-M0+的0.93DMIPS/MHz對比Cortex-M3/M4的1.25DMIPS/MHz)。它也使用Thumb-2指令集的更小子集(如圖3所示)。幾乎所有的指令都有16位的操作碼(52x16位操作碼和7x32位操作碼;數(shù)據(jù)操作都是32位的)，這使得它可以實(shí)現(xiàn)一些令人感興趣的功能選項(xiàng)以降低CPU功耗。

　　圖3 Cortex-M0+指令表

　　節(jié)能性功能選項(xiàng)首要措施就是減少Flash存儲訪問次數(shù)。一個(gè)主要的16位指令集意味著你可以交替時(shí)鐘周期訪問Flash存儲器(如圖4所示)，并且可以在每一次Flash存儲訪問中為流水線獲取兩條指令。假設(shè)你在存儲器中有兩條指令并對齊成一個(gè)32位字;在指令沒有對齊的情況下，Cortex-M0+將禁止剩余的一半總線以節(jié)省每一點(diǎn)能耗。

　　圖4 基于Cortex-M0+的交替時(shí)鐘周期flash存儲訪問

　　此外，Cortex-M0+內(nèi)核也可以通過減少到兩級流水線而降低功耗。在通常的流水線處理器中，下一條指令在CPU執(zhí)行當(dāng)前指令時(shí)被取出。如果程序產(chǎn)生分支，并且不能使用下一條取出的指令，那么被用于取指(分支影子緩沖器)的功耗就被浪費(fèi)了。在兩級流水線中，這個(gè)分支影子緩沖器縮小了，因此能耗得以節(jié)省(雖然僅有少量)，這也意味著在發(fā)生流水線刷新時(shí)，僅需要不到一個(gè)時(shí)鐘周期就能重新填充流水線(如圖5所示)。

　　圖5 流水線和分支影子緩沖

　　圖6 Cortex-M既有的低功耗模式

　　5利用GPIO端口節(jié)能

　　Cortex-M0+內(nèi)核提供節(jié)能特性的另一個(gè)地方是它的高速GPIO端口。在Cortex-M3和Cortex-M4內(nèi)核中，反轉(zhuǎn)一位或GPIO端口的過程是“讀-修改-寫”一個(gè)32位寄存器。雖然Cortex-M0+也可以使用這個(gè)方法，但是它有一個(gè)專用的32位寬I/O端口，可以采用單時(shí)鐘周期訪問GPIO，使得它能夠高效的反位/引腳反轉(zhuǎn)。注意：在Cortex-M0+上，這是一個(gè)可選的特性，并不是所有供應(yīng)商都具備了這個(gè)有用的GPIO特性。

　　6 CPU的休眠模式

　　減少CPU功耗的最有效方法之一是關(guān)閉CPU自身。在Cortex-M架構(gòu)中有多種不同的休眠模式，每一種都在功耗和再次執(zhí)行代碼的啟動(dòng)時(shí)間之間進(jìn)行了折中考慮(如圖6所示)。它也能夠讓CPU在完成中斷服務(wù)后自動(dòng)進(jìn)入某個(gè)休眠模式，而不需要執(zhí)行任何代碼去完成這個(gè)工作。這種方法可以為那些常見于超低功耗應(yīng)用中的任務(wù)節(jié)省CPU時(shí)鐘周期。

　　在深度睡眠模式下，也可以使用喚醒中斷控制器(WIC)來減輕NVIC負(fù)擔(dān)。在使用WIC時(shí)，為實(shí)現(xiàn)低功耗模式下外部中斷喚醒CPU，無需為NVIC提供時(shí)鐘。

　　7自主型外設(shè)可減輕CPU負(fù)荷

　　自主型片上外設(shè)具有降低功耗的優(yōu)點(diǎn)。大多數(shù)MCU供應(yīng)商已經(jīng)在本身產(chǎn)品架構(gòu)中實(shí)現(xiàn)了外設(shè)之間的自主型交互，例如Silicon Labs的EFM32 MCU使用的外設(shè)反射系統(tǒng)(PRS)。自主型外設(shè)能夠?qū)崿F(xiàn)十分復(fù)雜的外設(shè)動(dòng)作鏈(觸發(fā)而不是資料傳輸)，同時(shí)保持CPU處于休眠狀態(tài)。例如使用EFM32 MCU上的PRS功能，應(yīng)用能夠被配置為在CPU休眠的低功耗模式下，當(dāng)片上比較器檢測電壓值超過了其預(yù)設(shè)的門限值，則觸發(fā)一個(gè)定時(shí)器去開始減數(shù)。當(dāng)定時(shí)器到達(dá)0時(shí)，觸發(fā)DAC去開始輸出—所有事件發(fā)生過程中CPU可以一直保持休眠狀態(tài)。

　　自動(dòng)進(jìn)行如此復(fù)雜的交互，這使得外設(shè)之間能夠完成大量工作而無需CPU參與。此外，帶有內(nèi)建智能的外設(shè)(例如傳感器接口或脈沖計(jì)數(shù)器)能夠通過預(yù)設(shè)的條件用于中斷喚醒CPU，例如在累積10個(gè)脈沖時(shí)中斷喚醒CPU.在這個(gè)例子中，當(dāng)CPU被特定中斷喚醒時(shí)，它明確知道需要做什么，而不需要檢查計(jì)數(shù)器或寄存器以判別發(fā)生了什么，因此可以節(jié)省相當(dāng)多的時(shí)鐘周期，更好的完成其他重要任務(wù)。

　　我們已經(jīng)介紹了多種易于實(shí)現(xiàn)的減輕Cortex-M設(shè)備上CPU功耗的方法。當(dāng)然，還有其他因素影響功耗，例如用于加工設(shè)備的處理工藝或者用于存儲應(yīng)用代碼的存儲器技術(shù)。工藝和存儲技術(shù)能夠顯著影響運(yùn)行時(shí)功耗和低功耗模式下的漏電，因此也應(yīng)當(dāng)納入嵌入式開發(fā)人員的整體功耗設(shè)計(jì)考慮之中。