基于DSP和FPGA的紅外信息數(shù)據(jù)處理系統(tǒng)

　　控制信息處理板信號(hào)處理器采用TMS320F2812，由30 MHz晶體提供輸入工作時(shí)鐘，16位總線寬度，可訪問128 kW的片上程序存儲(chǔ)空間和64 kW的數(shù)據(jù)存儲(chǔ)空間，具有三級(jí)外部中斷。時(shí)鐘電路采用外部晶振為F2812提供30 MHz的時(shí)鐘輸入，由內(nèi)部PLL電路配置F2812工作時(shí)鐘為120 MHz，外部總線工作時(shí)鐘為60 MHz.復(fù)位電路由本板的LDO電源轉(zhuǎn)換器輸出，復(fù)位輸入經(jīng)CPLD的邏輯控制均產(chǎn)生控制信息處理板DSP的復(fù)位?？刂菩畔⑻幚戆逯饕幸韵麓鎯?chǔ)器配置：F2812片內(nèi)存儲(chǔ)器包括：18 kW的SARAM、128 kB的Flash、4kB的Boot Rom.片外存儲(chǔ)空間包括：512kB的SRAM、1 kB的飛控計(jì)算機(jī)雙口存儲(chǔ)空間、3路數(shù)字脈沖計(jì)數(shù)電路的數(shù)據(jù)寄存器及板上2片A/D轉(zhuǎn)換器的數(shù)據(jù)端口地址等。

　　可編程邏輯CPLD電路完成控制信息處理板的3路數(shù)字脈沖計(jì)數(shù)、復(fù)位電路和譯碼邏輯等，譯碼邏輯由F2812的外部存儲(chǔ)器片選信號(hào)和高位地址線一并通過邏輯譯碼產(chǎn)生訪問A/D芯片及與飛控模塊接口的片選信號(hào)。

　　CPLD實(shí)現(xiàn)對(duì)3路數(shù)字脈沖信號(hào)進(jìn)行計(jì)數(shù)測(cè)頻的原理是;將3路數(shù)字脈沖信號(hào)經(jīng)CPLD測(cè)頻電路對(duì)脈沖信號(hào)進(jìn)行計(jì)數(shù)處理后，通過軟件編程由F2812定時(shí)讀取。

　　2片A/D轉(zhuǎn)換器實(shí)現(xiàn)9路模擬量輸入的模數(shù)轉(zhuǎn)換，A/D電路見圖4.系統(tǒng)輸入9路差分交流模擬信號(hào)，這9路模擬信號(hào)需使用差分運(yùn)放調(diào)整至0~+5 V，同時(shí)輸入到A/D轉(zhuǎn)換器，采樣時(shí)鐘由CPLD控制。

　　4軟件功能設(shè)計(jì)

　　圖像控制信息處理系統(tǒng)結(jié)構(gòu)復(fù)雜、接口繁多。因篇幅限制，僅對(duì)驗(yàn)證其是否滿足成像導(dǎo)引系統(tǒng)和目標(biāo)信號(hào)處理系統(tǒng)指標(biāo)要求的BIT測(cè)試方法作了簡(jiǎn)要介紹。A/D測(cè)試選用數(shù)字化FFT方法進(jìn)行，F(xiàn)lash和RAM類的測(cè)試用讀寫比較片內(nèi)空間數(shù)據(jù)完成判斷，接口類測(cè)試通過硬件接口從外部輸入模擬信號(hào)后運(yùn)行軟件對(duì)運(yùn)算結(jié)果進(jìn)行閾值判斷實(shí)現(xiàn)，圖像數(shù)據(jù)傳輸率測(cè)試通過EMIF總線與FPCA內(nèi)部的同步雙口RAM配置為主從式測(cè)試回路方法而實(shí)現(xiàn)。而BIT測(cè)試結(jié)果則通過RS422接口轉(zhuǎn)RS232接口，連接PC機(jī)顯示。測(cè)試結(jié)果顯示直觀，局部電路出現(xiàn)故障易于定位。

　　5結(jié)束語

　　文中針對(duì)彈載計(jì)算機(jī)紅外圖像信息處理的需求，以DSP(TMS320C6414)處理器+FPGA(XC2V2000-FG676)為核心開發(fā)了數(shù)據(jù)處理系統(tǒng)，進(jìn)行了軟硬件設(shè)計(jì)。經(jīng)測(cè)試結(jié)果表明，該系統(tǒng)具有較強(qiáng)的處理能力，調(diào)試方便，在發(fā)生硬件故障時(shí)易于定位。