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線性序列機計數器Cnt1的控制代碼如下：
本文引用地址：http://www.ex-cimer.com/article/278347.htm以下是代碼片段：
always @(posedge Clk or negedge Rst_n)
if(!Rst_n)
Cnt1 <= 5'd0;
else if(Cnt_State == DO_CNT)
begin
if(Cnt1 == 5'd25)
Cnt1 <= 5'd0;
else if(Cnt2 == Cnt2_Top)
Cnt1 <= Cnt1 + 1'b1;
else
Cnt1 <= Cnt1;
end
else
Cnt1 <= 5'd0;
其中，涉及到了兩個狀態(tài)，當Cnt_State = 0時，表示沒有轉換請求，即系統(tǒng)處于空閑狀態(tài)，DAC不工作，當外部有轉換請求時，則系統(tǒng)進入轉換狀態(tài)，每當計數使能信號到來時，Cnt1自加一，當Cnt1=25后，表明一次轉換完成，將計數器清零，同時狀態(tài)跳回空閑態(tài)，等待下一次使能信號的到來。具體的狀態(tài)轉移圖如下所示：
圖2 系統(tǒng)狀態(tài)轉移圖
該狀態(tài)機的代碼對應如下：
以下是代碼片段：
always @(posedge Clk or negedge Rst_n)
if(!Rst_n)
Cnt_State <= IDEL;
else
begin
case(Cnt_State)
IDEL:
if(Do_DA)
Cnt_State <= DO_CNT;
else
Cnt_State <= IDEL;
DO_CNT:
if(Cnt1 == 5'd25)
Cnt_State <= IDEL;
else
Cnt_State <= DO_CNT;
default:;
endcase
end
因此，我們，只需要將Do_DA給出1個時鐘周期的高脈沖，即可啟動一次轉換。同時，在檢測到該脈沖時，模塊內部會將數據端口Data上的數據讀入到內部數據寄存器中，代碼如下：
以下是代碼片段：
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
Data_r <= 10'd0;
else if(Do_DA)
Data_r <= Data;
else
Data_r <= Data_r;
同時，為了產生1MHz的時鐘，系統(tǒng)中使用了一個計數器Cnt2來專門產生該信號，該計數器對系統(tǒng)時鐘進行計數，如當系統(tǒng)時鐘為50M(周期為20ns)時，Cnt2計數到24，即計數了500ns，產生一個時鐘周期的標志信號，則Cnt1在檢測到這個標志信號后，便會自加1，因此，該標志信號出現兩次則表明計時1000ns，對應時鐘頻率為1Mhz，即DAC芯片數字接口的時鐘頻率。該部分代碼如下：
以下是代碼片段：
always @ (posedge Clk or negedge Rst_n)
if(!Rst_n)
Cnt2 <= 5'd0;
else if(Cnt_State == DO_CNT)
begin
if(Cnt2 == Cnt2_Top)
Cnt2 <= 5'd0;
else
Cnt2 <= Cnt2 + 1'b1;
end
else
Cnt2 <= 5'd0;
為了兼容不同的系統(tǒng)時鐘，這里采用參數化定制，得出對應的計數最大值，具體代碼如下：
以下是代碼片段：
Localparam system_clk = 50_000_000; /*系統(tǒng)時鐘*/
Localparam Cnt2_Top = system_clk / 1_000_000 / 2 - 1; /*500ns技術器計數最大值*/
系統(tǒng)時鐘設置為50M，則計數最大值為50000000/1000000/2– 1 = 24，當系統(tǒng)時鐘改變后，只需要修改system_clk的值，即可保證Cnt2計數一次的時間為500ns。
最后，附上主序列中的操作代碼：
以下是代碼片段：
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
begin
DAC_Dout <= 1;
DAC_Clk <= 0;
DAC_LOAD <= 1;
DAC_LDAC <= 1;
DA_Done <= 1;
end
else
begin
case(Cnt1)
0:
begin
DAC_Dout <= 1;
DAC_Clk <= 0;
DAC_LOAD <= 1;
DAC_LDAC <= 1;
DA_Done <= 1;
end
1:begin DAC_Dout <= Data_r[10]; DAC_Clk <= 1;DA_Done <= 0;end
2:DAC_Clk <= 0;
3:begin DAC_Dout <= Data_r[9]; DAC_Clk <= 1;end
4:DAC_Clk <= 0;
5:begin DAC_Dout <= Data_r[8]; DAC_Clk <= 1;end
6:DAC_Clk <= 0;
7:begin DAC_Dout <= Data_r[7]; DAC_Clk <= 1;end
8:DAC_Clk <= 0;
9:begin DAC_Dout <= Data_r[6]; DAC_Clk <= 1;end
10:DAC_Clk <= 0;
11:begin DAC_Dout <= Data_r[5]; DAC_Clk <= 1;end
12:DAC_Clk <= 0;
13:begin DAC_Dout <= Data_r[4]; DAC_Clk <= 1;end
14:DAC_Clk <= 0;
15:begin DAC_Dout <= Data_r[3]; DAC_Clk <= 1;end
16:DAC_Clk <= 0;
17:begin DAC_Dout <= Data_r[2]; DAC_Clk <= 1;end
18:DAC_Clk <= 0;
19:begin DAC_Dout <= Data_r[1]; DAC_Clk <= 1;end
20:DAC_Clk <= 0;
21:begin DAC_Dout <= Data_r[0]; DAC_Clk <= 1;end
22:DAC_Clk <= 0;
23:DAC_LOAD <= 0;
24:begin DAC_LOAD <= 1; DAC_LDAC <= 0; end
25:begin DAC_LDAC <= 1; DA_Done <= 1; end
default:;
endcase
end
該設計的仿真結果如下如所示：
由該仿真結果可知，時鐘頻率為1MHz，滿足芯片工作要求，其它時序均與手冊給出的時序保持一致。為了設計簡潔，這里將LOAD和LDAC的低電平脈沖時間都設置為了500ns，而非最小時間250ns，這里主要是為了方便序列機的設計。當然，如此設計在一定程度上會影響DAC 的轉換速率，不過在大多數應用場合已經足夠，如需更加高效的設計，只需要對代碼稍加修改即可。
本驅動的testbench編寫較為簡單，這里只附上對應代碼，不做詳細解釋：
以下是代碼片段：
`timescale 1ns/1ns
module TLC5620_Driver_tb;
reg Clk;
reg Rst_n;
reg Do_DA; /*使能單次轉換*/
reg [10:0]Data;/*{Addr1,Addr0,Range,Data_bit[7:0]}*/
wire DAC_Dout; /*DAC數據線*/
wire DAC_Clk; /*DAC時鐘線，最高速度1M*/
wire DAC_LDAC; /**/
wire DAC_LOAD; /**/
wire DA_Done; /*單次轉換完成標志信號*/
TLC5620_Driver u1(
.Clk(Clk),
.Rst_n(Rst_n),
.Do_DA(Do_DA),
.Data(Data),
.DAC_Dout(DAC_Dout),
.DAC_Clk(DAC_Clk),
.DAC_LDAC(DAC_LDAC),
.DAC_LOAD(DAC_LOAD),
.DA_Done(DA_Done)
);
initial begin
Clk = 1;
Rst_n = 0;
Do_DA = 0;
Data = 11'd0;
#200;
Rst_n = 1;
#400;
Data = 11'b110_1011_1001;
Do_DA = 1;
@(posedge DA_Done)
Data = 11'b110_0000_1111;
#20
Do_DA = 1;
#20;
Do_DA = 0;
@(posedge DA_Done)
Data = 11'b110_1111_0000;
#20
Do_DA = 1;
#20;
Do_DA = 0;
@(posedge DA_Done)
#400;
$stop;
end
always #10 Clk = ~Clk;
endmodule
因為時間關系，這里只開發(fā)了該芯片的驅動，并用modelsim對該驅動進行了仿真，詳細的調試和應用，小梅哥將在下一個實驗中介紹。
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