最簡單的上下拉的問題

　　本文介紹了上下拉電阻的作用、使用方法等問題。

　　重要信號線的上下拉問題

　　一般說來，不光是重要的信號線，只要信號在一段時間內(nèi)可能出于無驅(qū)動狀態(tài)，就需要處理。

　　比如說，一個CMOS門的輸入端阻抗很高，沒有處理，在懸空狀況下很容易撿拾到干擾，如果能量足夠甚至?xí)?dǎo)致?lián)舸┗蛘唛V鎖，導(dǎo)致器件失效。祈禱輸入的保護二極管安全工作吧。如果電平一直處于中間態(tài)，那輸出就可能是不確定的情況，也可能是上下MOS都導(dǎo)通，對器件壽命造成影響。

　　總線上當(dāng)所有的器件都處于高阻態(tài)時也容易有干擾出現(xiàn)。因為這時讀寫控制線處于無效狀態(tài)，所以不一定會引起問題。你如果覺得自己能夠接受的話也就將就了。但是這時你就要注意到，控制線不能懸空，不然……

　　TTL電路的輸入端是一個發(fā)射極開路引出的結(jié)構(gòu)，拉高或者不接都是高電平，但是強烈建議不要懸空不接。

　　上拉還是下拉?要看需要。一方面器件可能又要求，另一方面，比如總線上兩個器件，使能控制都是高有效，那么最好下拉，否則當(dāng)控制信號沒有建立的時候就會出現(xiàn)兩個沖突，可能燒片。如果計算機總線上面掛了一個D/A，上電復(fù)位信號要對它清零或者預(yù)置，那么總線可以上下拉到你需要的數(shù)字。

　　至于上下拉電阻的大小，這個情況就比較多了。CMOS輸入的阻抗很高，上下拉電阻阻值可以大一些，一般低功耗電路的阻值取得都比較大，但是抗干擾能力相應(yīng)比較弱一些。

　　很多場合下拉電阻取值比上拉電阻要小，這個是歷史遺留問題。如上面所說，TTL電路上拉時輸入3集管基射反偏，沒有什么電流，但是下拉時要能夠使得輸入晶體管工作，這個在TTL的手冊中可以查到。

　　也是為了這個歷史遺留問題，有些CMOS器件內(nèi)部采用了上拉，這時它會告訴你可以不處理這些管腳，但是這時你就要注意了，因為下拉再用10K可能不好使，因為也許內(nèi)置的20K電阻和外置的10K把電平固定在了1V左右。

　　有時候你會看到150歐姆或者50歐姆左右的上下拉電阻，尤其是在高速電路中會看到。

　　150歐姆電阻下拉一般在PECL邏輯中出現(xiàn)。PECL邏輯輸出級是設(shè)計開路的電壓跟隨器，需要你用電阻來建立電壓。

　　50歐姆的電阻在TTL電路中用的不多，因為靜態(tài)功耗實在是比較大。在CML電路和PECL電路中兼起到了端接和偏置的作用。

　　CML電路輸出級是一對集電極開路的三極管，需要一個上拉電阻來建立電平。這個電阻可以放在發(fā)送端，那么接受端還需要端接處理，也可以放到接受端，這時候端接電阻和偏置電阻就是一個。PECL電路結(jié)構(gòu)上就好像CML后面跟了一個射極跟隨器。

　　OC門也使用上拉電阻，這個和CML有一點相像，但是還不太一樣。CML和PECL電路中三極管工作在線形區(qū)，而普通門電路和OC/OD門工作在飽和區(qū)。OC/OD門電路常用作電平轉(zhuǎn)換或者驅(qū)動，但是其工作速度不會太快。

　　為什么?在OC/OD門中，上拉電阻不能太小，否則功耗會很大。而一般門的負(fù)載呈現(xiàn)出一個電容，負(fù)載越多，電容越大。當(dāng)由高到低跳變時，電容的放電通過輸出端下拉的MOS或者Bipolar管驅(qū)動，速度一般還是比較快的，但是由低到高跳變的時候，就需要通過上拉電阻來完成，R大了幾十甚至上百倍，假設(shè)C不變，時間常數(shù)相應(yīng)增加同樣的倍數(shù)。這個在示波器上也可以明顯的看出：上升時間比下降時間慢了很多。其實一般門電路上拉比下拉的驅(qū)動能力都會差一些，這個現(xiàn)象都存在，只不過不太明顯罷了?

　　(為什么會這樣?動動腦筋。想一想輸出電平的變化會對輸出級器件的工作點造成什么樣的影響。)

　　在總線的上下拉電阻設(shè)計中，你就要考慮同樣的問題了：總線上往往負(fù)載很重，如果你要電阻來提供一些值，你就必須保證電容能通過電阻在一定時間內(nèi)放電到可接受的范圍。如果電阻太大，那么就可能出錯。