采用三柵極技術(shù)FPGA的突破性優(yōu)勢

　　引言

　　2013年2月，Altera公司與Intel公司共同宣布了Altera下一代最高性能FPGA產(chǎn)品的生產(chǎn)將獨家采用Intel的14nm 3D Tri-Gate(三柵極)晶體管技術(shù)。這使得Altera成為當(dāng)前采用最先進(jìn)、最高性能半導(dǎo)體技術(shù)的獨家專業(yè)FPGA供應(yīng)商。本文介紹了三柵極及相關(guān)技術(shù)的歷史與現(xiàn)狀，以便了解三柵極技術(shù)對高性能FPGA性能的影響，以及其在數(shù)字電路速度、功率以及生產(chǎn)方面有何種程度的優(yōu)勢。

　　晶體管設(shè)計的背景

　　1947年，貝爾實驗室展示了第一支晶體管，采用的是鍺“點接觸”結(jié)構(gòu)。1954年，硅被首次用于制造雙極型晶體管，但直到1960年才出現(xiàn)了第一支硅金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。最早的MOSFET為2D平面器件，其電流是從柵極下的硅表面上流過。在大約50年的時間里，MOSFET器件的基本結(jié)構(gòu)實際上維持不變。

　　自從1965年摩爾定律提出以來，MOSFET工藝有了許多的改進(jìn)與提高，這反過來也使摩爾定律越來越深入人心，并應(yīng)用于半導(dǎo)體產(chǎn)品規(guī)劃中。過去10年來，由于在應(yīng)變硅和高K金屬柵方面的技術(shù)突破，MOSFET的性能與功耗一直在持續(xù)得到改善。

　　直到1991年，日立中央研究實驗室的Digh Hisamoto和另一研究小組發(fā)表了一篇論文，人們才認(rèn)識到了3D(或“環(huán)繞”)柵極晶體管技術(shù)的潛能，它能增強(qiáng)MOSFET性能，并消除短溝道效應(yīng)。該論文將所述3D結(jié)構(gòu)稱為“耗盡型痩溝道晶體管”，或DELTA。

　　1997年，美國國防部高級研究計劃局將一個合約授予伯克利加州大學(xué)的一個研究團(tuán)隊，要求開發(fā)一種基于DELTA概念的深亞微米晶體管。該項研究結(jié)果最早發(fā)布在1999年，該器件被叫做“FinFET”，因為晶體管幾何結(jié)構(gòu)的中心呈鰭狀。

　　晶體管技術(shù)的重要轉(zhuǎn)折點

　　各家領(lǐng)先半導(dǎo)體公司的研發(fā)部門都在不斷地研究3D晶體管結(jié)構(gòu)的優(yōu)化與可制造性。有些工藝與專利進(jìn)展已經(jīng)發(fā)表和共享，而有些仍保留在企業(yè)實驗室中。

　　半導(dǎo)體業(yè)研發(fā)投入的推動力是國際半導(dǎo)體技術(shù)發(fā)展路線圖(ITRS)，它由一些制造商、供應(yīng)商和研究機(jī)構(gòu)組成的一個聯(lián)盟負(fù)責(zé)協(xié)調(diào)和發(fā)布。ITRS提出可實現(xiàn)性能、功耗與密度不斷改善的晶體管技術(shù)需求以及實現(xiàn)這些目標(biāo)的相應(yīng)的研究項目。ITRS及其公開出版物通過有關(guān)應(yīng)變硅、高K金屬柵以及現(xiàn)在的3D晶體管技術(shù)等的制造能力的結(jié)論與建議，來確保從摩爾定律獲益。按照ITRS提供的文件，以及對學(xué)術(shù)論文與專利資料文檔的分析，最近十年來3D晶體管技術(shù)的研究已經(jīng)獲得了長足的進(jìn)步。

　　接受與研究

　　近兩年來，有兩項重要的發(fā)布，使3D晶體管結(jié)構(gòu)成為行業(yè)焦點并載入MOSFET晶體管技術(shù)史。

　　第一項出現(xiàn)在2011年5月4日，Intel公司宣布在其22nm半導(dǎo)體產(chǎn)品的設(shè)計與制造中采用了三柵極晶體管技術(shù)，在此之前，利用Hisamoto等在FinFET上的開發(fā)與優(yōu)化成果所做的研發(fā)已持續(xù)了十來年。它表明三柵極晶體管結(jié)構(gòu)在半導(dǎo)體生產(chǎn)中的實用性和成本效益都得到了確證，同時也表明了Intel在半導(dǎo)體技術(shù)方面繼續(xù)處于領(lǐng)先地位。

　　第二項是ITRS技術(shù)路線圖的發(fā)布，很多其他半導(dǎo)體制造公司也對此有貢獻(xiàn)，它們認(rèn)定3D晶體管技術(shù)是20nm或22nm的更小設(shè)計結(jié)點上所有遞增半導(dǎo)體進(jìn)展的主要推動力。

　　三柵極設(shè)計的主要優(yōu)點

　　三柵極晶體管的3D幾何形狀與結(jié)構(gòu)提供了一系列優(yōu)于平面晶體管結(jié)構(gòu)的重要改進(jìn)，所有這些均與圍繞源漏“溝道”的MOSFET“柵極”的“環(huán)繞”效應(yīng)有關(guān)。這些優(yōu)點表現(xiàn)在更高的性能、降低的動態(tài)功耗和泄漏功耗以及晶體管設(shè)計密度，還有減少了晶體管對帶電粒子單事件翻轉(zhuǎn)(SEU)的敏感度，見圖1。

　　圖1：平面與三柵極晶體管結(jié)構(gòu)的有效溝道寬度

　　三柵極晶體管幾何結(jié)構(gòu)較傳統(tǒng)平面結(jié)構(gòu)的主要優(yōu)點體現(xiàn)在導(dǎo)電溝道的有效寬度上。一支晶體管的電流驅(qū)動能力和性能與其有效溝道寬度成正比。相較平面晶體管來說，3D晶體管結(jié)構(gòu)的有效溝道寬度得到了顯著的提高，因為它能在第三維度上擴(kuò)展寬度，而不會給設(shè)計面積帶來任何影響，見圖1。這就為晶體管的設(shè)計者提供了更好的設(shè)計靈活性和更高的性能，而不必像平面晶體管中那樣，增加溝道寬度就會對2D面積帶來不利影響。

　　功耗方面的優(yōu)點來自于三個鰭側(cè)的柵極電場對溝道的改進(jìn)控制。與平面晶體管相比，這減少了“關(guān)斷”狀態(tài)下從源極到漏極的亞閾值漏電流。另外，三柵極晶體管的電源電壓可以大幅減小，而且由于與平面晶體管相比，增加了有效寬度，因此能保持優(yōu)異的速度。低電源電壓與降低的漏電流相結(jié)合，獲得了顯著的節(jié)能效果。

　　Intel公司在其Intel開發(fā)者論壇(2011、2012)中解釋說，這種功耗優(yōu)點源于三柵極晶體管的一種較陡峭的晶體管電壓曲線，見圖2。晶體管設(shè)計可以充分利用這種較陡峭曲線，顯著減小漏電流(相對同等性能的平面晶體管)，或大大提高性能(晶體管工作速度)，或同時獲得兩種好處。

　　圖2：三柵極晶體管結(jié)構(gòu)提供了更陡峭的電壓曲線

　　每一代新的硅制造技術(shù)通常都會縮減幾何尺寸，或減小總體的柵極與晶體管結(jié)構(gòu)，從而獲得更高密度和更高能力的硅片。3D三柵極結(jié)構(gòu)本身也適應(yīng)于更高密度的晶體管設(shè)計，因為它在第三維度上擴(kuò)展了晶體管的寬度特性。這樣，設(shè)計者就能夠根據(jù)性能、功耗以及晶體管密度封裝等目標(biāo)，在晶體管“鰭片”的尺寸與寬度兩方面做出權(quán)衡取舍。以Altera轉(zhuǎn)向14nm三柵極設(shè)計為例，Altera將獲得兩方面的好處，一方面是晶體管幾何尺寸縮小到14nm，另外，通過3D三柵極晶體管設(shè)計可得到更高的密度。

　　SEU優(yōu)勢來自于三柵極結(jié)構(gòu)中連接鰭片與襯底的小截面積。這樣，可能收集到離子化粒子所產(chǎn)生電荷的面積就小于平面晶體管結(jié)構(gòu)。根據(jù)Intel對其產(chǎn)品采用三柵極晶體管的22nm實現(xiàn)的早期測試，這降低了帶電粒子造成晶體管電路中位翻轉(zhuǎn)的概率。

　　量產(chǎn)中的三柵極器件

　　盡管對三柵極晶體管優(yōu)點的研究和了解已經(jīng)持續(xù)了一段時間，但其接受與實現(xiàn)的最終動力將是技術(shù)與可制造性，以及性價比。

　　極小幾何尺寸下(40nm、28nm、22nm或20nm乃至更低)的先進(jìn)半導(dǎo)體制造需要相當(dāng)?shù)难邪l(fā)開支，從而將該技術(shù)限制在少數(shù)有數(shù)十億美元資本開支能力的公司。于是，只有少數(shù)公司能夠從已知的3D晶體管技術(shù)優(yōu)勢中獲利。Intel公司是唯一一家已在22nm下完成這種設(shè)計與制造技術(shù)轉(zhuǎn)換的企業(yè)，可以在量產(chǎn)水平上，提供有關(guān)三柵極晶體管的全部成熟及可制造性的數(shù)據(jù)。到2013年第一季度時，該數(shù)據(jù)已經(jīng)包括了1億單位的基于三柵極晶體管的產(chǎn)品。

　　為了獲得該技術(shù)在制造與設(shè)計方面的成熟度，針對3D柵極結(jié)構(gòu)的多個問題與特性已經(jīng)被認(rèn)可并予以解決。這些包括對傳統(tǒng)平面設(shè)計中未予模型化的新的寄生電容值的建模，布局的依賴效應(yīng)，以及用現(xiàn)有光刻設(shè)備來生成近距離翹片的雙模技術(shù)。

　　電子設(shè)計自動化(EDA)社區(qū)也是半導(dǎo)體設(shè)計者了解FinFET與三柵極設(shè)計技術(shù)的重要場合。2013年，Cadence與Synopsys等很多公司都做了大量的宣傳及用戶教育工作，中心內(nèi)容是三柵極的影響，以及未來半導(dǎo)體產(chǎn)品設(shè)計中的靈活性。

　　對FPGA及其他半導(dǎo)體器件性能的影響

　　對FPGA電子產(chǎn)品的設(shè)計者而言，三柵極技術(shù)的主要優(yōu)勢是：摩爾定律持續(xù)適用于晶體管密度、性能、功耗以及單位晶體管成本的穩(wěn)步改進(jìn)。它支撐著消費電子行業(yè)、計算平臺開發(fā)、軟件復(fù)雜性的提高、存儲器與存儲容量的增長、移動設(shè)備創(chuàng)意與發(fā)展，以及商務(wù)自動化與生產(chǎn)效率。

　　此外，該技術(shù)極大改善了對半導(dǎo)體靜態(tài)與動態(tài)功耗的控制。對于FPGA用戶，在當(dāng)前的競爭性設(shè)計結(jié)點上，可編程邏輯推進(jìn)到14nm技術(shù)甚至更低，就能具備較ASIC與ASSP設(shè)計方案更強(qiáng)大的競爭力，而在可編程性、性能、靈活性、開放計算語言(OpenCL)軟件設(shè)計輸入，以及DSP、收發(fā)器、硬化處理器和可配置I/O的集成方面，甚至有著更明顯的優(yōu)勢。

　　Intel公司根據(jù)三柵極技術(shù)在微處理器產(chǎn)品中量產(chǎn)的情況，向自己的普通投資者社區(qū)說明了他們能獲得的明確利益。該數(shù)據(jù)包括：從32nm平面轉(zhuǎn)到22nm三柵極設(shè)計時，單管動態(tài)功耗減少了50%以上;與32nm平面設(shè)計相比，22nm三柵極的缺陷密度曲線得到了改善;而從32nm平面轉(zhuǎn)到22nm三柵極設(shè)計時，SEU發(fā)生率降低至1/4至1/10。

　　Intel在晶體管技術(shù)方面的領(lǐng)先地位

　　在包括Intel的開發(fā)者論壇以及投資者的研討會在內(nèi)的多個公開論壇上，Intel都以一系列與摩爾定律同步的進(jìn)展表明了自己已有的技術(shù)領(lǐng)導(dǎo)地位。如圖3所示，Intel在應(yīng)變硅與高K金屬柵極技術(shù)的量產(chǎn)實現(xiàn)方面，擁有多年制造領(lǐng)先地位。對于3D三柵極晶體管技術(shù)，Intel于2011年將22nm的三柵極技術(shù)投入生產(chǎn)，預(yù)計領(lǐng)先時間多達(dá)四年。

　　圖3：Intel在晶體管技術(shù)方面的領(lǐng)先地位

　　Intel公司CEO Paul Otellini在2013年4月16日的業(yè)績發(fā)布會上表示：“在(2013年)一季度，我們交付了第1億片采用我們革命性3D晶體管技術(shù)的22nm(三柵極)處理器，而業(yè)內(nèi)其他人還在努力交付自己的第一片產(chǎn)品?！?/p>

　　Intel公司14nm技術(shù)的推出將獲得另一個領(lǐng)先優(yōu)勢，這可以回溯到它對工藝與微架構(gòu)的極著名的“Tick-Tock(工藝年-構(gòu)架年)”戰(zhàn)略。產(chǎn)品推出的“Tick”周期要依賴于CPU產(chǎn)品中微架構(gòu)變動的實現(xiàn)，其后是半導(dǎo)體工藝制造幾何尺寸縮減“Tock”周期。Intel在從22nm轉(zhuǎn)到14nm時堅定地致力于全工藝尺度微縮;而其他制造商開發(fā)的半導(dǎo)體技術(shù)工藝則尚不明確，他們的工藝路線圖不知是否包括了工藝微縮的優(yōu)勢。

　　從Altera的FPGA獲得三柵極技術(shù)的好處

　　只有Altera 14nm工藝高密度高性能FPGA的用戶，才可能充分利用Intel三柵極技術(shù)的顯著優(yōu)勢。這是本文所述兩家公司專有制造合作關(guān)系的結(jié)果。

　　三柵極硅技術(shù)的巨大優(yōu)勢將使Altera能夠提供難以想象的高性能FPGA與SoC產(chǎn)品。這包括與其他高端FPGA相比，其核心性能實現(xiàn)了歷史性的翻番，將FPGA帶入GHz的性能水平。通過工藝、架構(gòu)與軟件的共同進(jìn)步，整體的靜態(tài)與動態(tài)功耗值都將減少70%。

　　雖然Intel公司尚未公開14nm制造工藝的詳情以及日程表，但Altera用戶現(xiàn)在就可以著手將三柵極技術(shù)的高性能與低功耗優(yōu)勢用于FPGA設(shè)計中?？梢蚤_始設(shè)計的是Arria 10的20nm FPGA器件組合。然后，用戶可以使用管腳對管腳(pin-for-pin)式設(shè)計遷移路徑，從Arria 10 FPGA與SoC產(chǎn)品遷移到Stratix 10 FPGA與SoC產(chǎn)品(一旦可用)。

　　這樣，無論您是FPGA用戶還是系統(tǒng)架構(gòu)師，都可以著手設(shè)計出能夠同時兼容Arria 10和Stratix 10系列的產(chǎn)品，而盡量減少變更、修改和再工程化的工作量。于是，您就能用20nm工藝技術(shù)和降功耗技術(shù)，將最高性能和最低功耗的FPGA推向市場;然后，再利用Intel公司14nm三柵極制造工藝，就可以將這些相同產(chǎn)品推進(jìn)到以往不可想象的性能與功率效率。

　　總結(jié)

　　過去，最高性能FPGA產(chǎn)品的判定是一個經(jīng)驗性的參數(shù)性能評判過程。但從14nm三柵極技術(shù)開始，最高性能的FPGA一定是使用了具備明顯優(yōu)勢的晶體管技術(shù)的產(chǎn)品。只有Intel公司的14nm三柵極工藝才能提供第二代經(jīng)驗證的生產(chǎn)技術(shù)。只有Intel公司的14nm工藝可同時提供三柵極技術(shù)的優(yōu)勢，以及全晶體管工藝微縮的好處。同時，Altera是獲準(zhǔn)采用Intel這種技術(shù)的唯一一家主要FPGA公司。您的系統(tǒng)設(shè)計采用了三柵極技術(shù)后，將確保能夠充分利用到這種領(lǐng)先地位。