芯片內(nèi)多層布線高速化

從生產(chǎn)與設(shè)計(jì)兩個方面追求使用銅與低導(dǎo)電率膜，從而達(dá)到多層布線的高速化，已受到重視。迄今主要通過改善生產(chǎn)工藝來實(shí)現(xiàn)高速化。今后，除了生產(chǎn)工藝外，設(shè)計(jì)技巧也需改進(jìn)。通過準(zhǔn)確提取布線的寄生分量，盡量減少多余的設(shè)計(jì)估計(jì)值，把布線本來具有的性能優(yōu)勢最大限度地發(fā)揮出來，就能實(shí)現(xiàn)芯片運(yùn)行最快速化。

通過相互削弱晶體管與布線的延遲來實(shí)現(xiàn)芯片的高速運(yùn)行。但在0.25mm線寬之后,布線延遲將居于支配地位，芯片中布線的作用開始變得非常重要了，因此，在0.25mm之后對布線實(shí)現(xiàn)高速化的嘗試特別活躍。但是，在0.25～0.18mm，通過改進(jìn)生產(chǎn)工藝來實(shí)現(xiàn)高速化仍是主體。在設(shè)計(jì)方面并無大的變化。

生產(chǎn)工藝改進(jìn)的典型例子是把過去的鋁改為低電阻的銅，從而降低了布線電阻。在0.25mm上IBM公司搶占了先機(jī)，對0.18mm大多數(shù)芯片制造商都一齊采用了。在這一時期,層間絕緣膜采用了SiOF，介電常數(shù)比為3.5左右，比之過去的SiO2有所降低,但降低布線電容的效果卻不大。不過，由于材料組成與SiO2相近，成膜及加工的工藝技術(shù)稍作改動即可，故許多芯片制造商都已采用。

設(shè)計(jì)方法無需大改動有如下理由。在目前，生產(chǎn)工藝所改善的是布線電阻和布線電容，這些從使用鋁布線及SiO2層間絕緣膜之后,設(shè)計(jì)時都做了準(zhǔn)確的預(yù)測，因此，在0.25～0.18mm時代，也可預(yù)測符合材料銅的布線電阻和布線電容，從而可以充分發(fā)揮布線應(yīng)有的性能。

然而，在0.13mm線寬時，這種狀況就完全不同，當(dāng)所需要的芯片的工作頻率超過GHZ，僅靠改善生產(chǎn)工藝實(shí)現(xiàn)高速化就不夠了，還需要改善設(shè)計(jì)技巧。

在0.13mm以后也要繼續(xù)改善生產(chǎn)工藝以實(shí)現(xiàn)高速化，具體地說，層間絕緣膜要用介電常數(shù)比低于３的材料，通過這樣低介電常數(shù)膜與銅布線相結(jié)合進(jìn)一步降低布線延遲。之后與0.1mm、0.07mm的細(xì)微化相適應(yīng)，還要繼續(xù)降低層間絕緣膜的介電常數(shù)比(表１）。

在設(shè)計(jì)方面，不做大改動已不可行，而要積極采取對策。準(zhǔn)確預(yù)測過去忽略了的布線電感，減少多余的設(shè)計(jì)估計(jì)值，方能最大限度發(fā)揮布線固有的特性，從而把布線延遲降低到極限。

0.13mm開始批量生產(chǎn)的時間是2001年。在此之前有關(guān)介電常數(shù)膜與銅布線的各種難題必須完全解決，因此加速生產(chǎn)設(shè)備、元器件及材料的研發(fā)是當(dāng)務(wù)之急。

當(dāng)前，面向0.13mm的低介電常數(shù)層間絕緣膜的后備者有：介電常數(shù)比約2.2的多孔結(jié)構(gòu)的SiO2；2.6～2.8的MPS(Ｍethyl-PolySiloxane）及PAE（Poly Arylene Ether）；2.8～3.1的HSQ（Hydrogen Silsesquioxane）等。這些低介電常數(shù)層間絕緣膜有四個難題①提高機(jī)械強(qiáng)度；②提高可加工性；③提高粘合性；④降低吸水性。

提高機(jī)械強(qiáng)度是目前最大難題之一，當(dāng)未找到有希望的解決辦法。目前低介電常數(shù)膜的機(jī)械強(qiáng)度比以往使用TEOS及等離子體CVD的SiO2膜低1～2個數(shù)量級。因此，用CMP（化學(xué)機(jī)械研磨）在層間絕緣膜上形成劃痕及腐蝕，如要在多層布線的上層部分形成需要的1～2mm的厚膜，便有出現(xiàn)裂縫的問題。今后，必須開發(fā)出機(jī)械強(qiáng)度高的低介電常數(shù)材料。

要提高加工性必須提高對光刻膠的選擇比及O2等離子剝膠性能。對光刻膠的選擇比即使值較好的低介電常數(shù)材料也低于２。O2等離子剝膠性能除部分材料外都極低。對此,已開發(fā)了無需對低介電常數(shù)膜加工的技術(shù)，即采用鋁柱方法。由于事先在干法刻蝕形成的鋁柱上形成低介電常數(shù)膜，故不對低介電常數(shù)膜進(jìn)行加工就能形成通孔。

提高粘合性尤其對有機(jī)系的PAE等是大課題。這類材料與金屬材料的粘合強(qiáng)度比利用等離子CVD的SiO2約低1個數(shù)量級，在CMP加工時會出現(xiàn)脫開的問題。已經(jīng)知道，與PAE相比，MPS和HSQ的粘合強(qiáng)度較高。

降低吸水性已看到了解決問題的方向，因?yàn)檠巯乱延性S多優(yōu)良的材料。過去的低介電常數(shù)膜如置于空氣中，在吸收了膜表面吸附的水分后，會有膜的介電常數(shù)比增大的問題。對此，在典型的有機(jī)系低介電常數(shù)材料MPS及PAE中，找出了吸水性非常低的材料。如把使用TEOS的等離子CVD的SiO2膜的吸水量定為100%，PAE則低到12%，MPS為40%。

就銅布線來說，采用電鍍能適應(yīng)細(xì)微化到何種程度是個課題。對此，研究了分別使用二次處理工藝與一次處理工藝的方法，即0.1mm后在最細(xì)的下層部分，0.07mm后的中層部分引入一次處理工藝，而二次處理工藝僅在上層部分采用。

二次處理工藝必須在通孔與布線溝合在一起后的高縱橫比內(nèi)，形成屏蔽金屬和籽晶層。如果進(jìn)一步細(xì)微化，只形成屏蔽金屬和籽晶層的布線溝幾乎被填平，再埋入銅就非常難了。

另一方面，一次處理工藝只埋入布線溝，縱橫比小，即使細(xì)微化，埋入銅的余地也很大。因此，在形成屏蔽金屬及籽晶層后，用以往電鍍埋入銅的技術(shù)也完全能適合。

如果非要用二次處理工藝的話，那就必須不用電鍍，而使用不要籽晶層的CVD。不過，目前用CVD形成的銅膜質(zhì)低，且成膜成本也高。要是不能解決這個問題，采用CVD的二次處理工藝就很難實(shí)現(xiàn)。

對0.07mm線寬來說，要實(shí)現(xiàn)LSI的GHz工作必須從根本上改變多層布線概念。東芝公司除通過模擬確定按過去的布線結(jié)構(gòu)不可能達(dá)到0.07mm所要求的工作頻率外，還作為解決的一種方案提出了新的多層布線的概念。

0.07mm線寬的微處理器所需要的工作頻率達(dá)2.5GHz，這是1998版International Technology Roadmap For Semiconductors (ITRS)的值。此時，晶體管的集成度為8400萬個/cm2，功耗170W，芯片面積是620mm2。東芝以0.07mm線寬為前提進(jìn)行模擬，以晶體管的集成度及功耗為設(shè)計(jì)上的制約條件，并以布線電阻及布線電容為生產(chǎn)上的制約條件，以最少的布線層數(shù)求得最大的工作頻率。其結(jié)果證明，按過去的多層布線只能達(dá)到1.5GHz。該值是把介電常數(shù)比為１的層間絕緣膜與銅布線相結(jié)合、使用８層布線，此即當(dāng)前能設(shè)想出的性能最高的生產(chǎn)技術(shù)能得到的結(jié)果。

針對這樣的屏障，該公司提出了在0.07mm達(dá)到2.5GHz的新的多層布線概念。其想法是把芯片內(nèi)部分割為適當(dāng)門規(guī)模的IP，對上層部分長距離布線的線寬、間隔、厚度實(shí)施隨細(xì)微化而加大的“逆向比例縮放”。芯片內(nèi)部分成IP后減少各自的門數(shù)，起到提高各個IP的工作頻率的作用，因?yàn)榻档烷T數(shù)，小電路能達(dá)到高的工作頻率。為了使工作頻率達(dá)到2.5GHz的高速度，最好把各IP的門數(shù)減少到1700萬門以下。逆向比例縮放將對連接各IP間的長距離信號線的高速化發(fā)揮作用。這里，如按該公司設(shè)計(jì)的逆向比例縮放定則，0.07mm多層布線的上層部分、線寬、間隔、厚度均為約10mm，如用過去的芯片制造工藝形成，則效率低且成本增高。因此，上層部分的長距離布線必須用不同于過去的工藝來制作?！? （紹瑩）