PLD在DRFM中的應用

摘   要： 本文提出一種基于PLD實現(xiàn)的DRFM(數(shù)字射頻存儲器)設計新方法，并進行PLD軟件設計。DRFM在電子對抗系統(tǒng)中將雷達信號下變頻后的信號進行采樣存儲，再延時轉發(fā)出去，從而實現(xiàn)距離上的欺騙干擾。利用PLD控制不僅使其優(yōu)越性能得到充分發(fā)揮，還使得電路的設計簡單、靈活。
關鍵詞： PLD；DRFM；距離欺騙
引言
由于現(xiàn)代雷達采用多種先進技術反干擾，如果欺騙信號不具有相參性就很容易被敵方雷達識別，并被作為反跟蹤和打擊的目標。在一般的情況下，認為DRFM復制出的信號與雷達回波信號相參，所以利用它能夠對現(xiàn)代雷達進行欺騙。
欺騙的實現(xiàn)過程是這樣的：首先DRFM對輸入的信號進行采樣存儲，經(jīng)過一段延時后，將存儲的信號輸出。這樣可在輸入和輸出之間得到所需要的延時。由于輸出的信號相比較，輸入信號沒有改變，只是時間上拖后，所以當這種延時應用在雷達對抗中，就可以產(chǎn)生了比真實目標遠的假目標，即距離欺騙。
DRFM一般包括以下幾個部分：控制器、ADC、DAC和存儲器。在本設計中應用Altera公司的MAX3000A系列器件進行DRFM實現(xiàn)。

圖1   宏單元中的乘積項 

圖2  PLD實現(xiàn)DRFM框圖

圖3  四路存儲時鐘時序圖

圖4   讀寫時鐘實現(xiàn)邏輯圖

MAX3000A的結構和性能分析
MAX3000A系列功耗低、邏輯功能強，相比較同類型的MAX7000A系列，其性價比顯得更高。其所包含的MAX3064的一些結構特征參數(shù)為：可使用門數(shù)：1250個；宏單元：64個；邏輯陣列塊(LAB)：4個；最大可使用輸入輸出管腳數(shù)：64個；最大工作時鐘頻率：222.2MHz。
其宏單元的基本結構是一個乘積項(如圖1)，每個邏輯陣列塊都包含16個宏單元，通過這種結構和其擴展可以實現(xiàn)更為復雜的邏輯功能。
此外，每個宏單元通過一個可編程寄存器，對時鐘和控制信號進行統(tǒng)一的管理，從而可以穩(wěn)定地實現(xiàn)高速邏輯運算。

系統(tǒng)結構
DRFM系統(tǒng)的構成如圖2所示，它由PLD、ADC(8位)、FIFO、DAC(8位)和單片機構成。其中單片機負責與外界通信，確定是否有信號輸入。
工作過程如下：首先DRFM將接收機接收的信號下變頻，經(jīng)過ADC進行模數(shù)變換形成高速數(shù)據(jù)流，然后這些高速數(shù)據(jù)流被分成四路或者多路相對低速的數(shù)據(jù)流進行存儲，接著在PLD的控制下，再利用和FIFO寫時鐘相同的時鐘讀出FIFO中存儲的數(shù)據(jù)，最后四路數(shù)據(jù)經(jīng)由合成器和DAC傳輸給上變頻器發(fā)射出去。

圖5  PLD實現(xiàn)延時流程圖

圖6  延時設計邏輯框圖

圖7        PLD 延時實現(xiàn)輸出波形圖

圖8    延時模塊相關應用簡圖

PLD的編程實現(xiàn)
對于整個電路來說，關鍵是工作時鐘和延時功能的實現(xiàn)。
為了滿足系統(tǒng)的工作帶寬，通常會采用很高的工作時鐘(根據(jù)那奎斯特采樣定律，采樣時鐘至少應為信號帶寬的兩倍)。但是，高時鐘存儲會增加電路設計的成本。所以通常采用高采低存技術來降低成本，即將采樣的數(shù)據(jù)流分成多路數(shù)據(jù)流進行存儲。舉例來說，采樣速率為400MHz，當分成四路進行存儲后，每一路的存儲速率為100MHz。但是，將數(shù)據(jù)流分成多路進行存儲，其存儲時鐘沿又很難保證對應關系(四路時鐘每路900相移)，而利用PLD設計可以很好地解決這些問題。
時鐘實現(xiàn)
對于DRFM來說，多路FIFO寫、讀時鐘直接關系到數(shù)據(jù)是否能夠被有效地寫入和讀出，如果時鐘處理不當，整個系統(tǒng)就不能有效地工作。利用單獨的D觸發(fā)器和與或門邏輯器件組合，也可以實現(xiàn)四路時鐘，但穩(wěn)定性不能保證。而利用PLD實現(xiàn)四路時鐘，可以相對容易地實現(xiàn)比較穩(wěn)定的四路時鐘，且每路時鐘沿都能保證得很好。如圖3所示，采樣時鐘二分頻后的時鐘信號用作PLD的全局工作時鐘，通過一定的邏輯最終實現(xiàn)四路時鐘信號。
在信號合成中也利用到圖3中的四路存儲時鐘，即用四路時鐘將數(shù)據(jù)讀出后，同時讓四路時鐘作為選通器件使能信號(使能信號高時為有效輸出，低時輸出低電平)，這樣在采樣時鐘的每一個周期內只有一個數(shù)據(jù)有效，并且四路輸出疊加后信號與有效輸出的一路相同，從而完成了數(shù)據(jù)的合成。
圖3中，如果每一路FIFO能夠實現(xiàn)最大的工作時鐘是100MHz，當采用四路并行工作后，采樣時鐘就可以達到400MHz，比單路存儲工作其時鐘提高四倍。
為了實現(xiàn)上述對應的時鐘關系，采用圖4的設計。
其中CIN是采樣時鐘二分頻后時鐘信號。其被分成兩路反向時鐘后，經(jīng)過一次分頻，再將輸出時鐘進行一定的邏輯調整，就得到了四路時鐘。
采用正交采樣技術，可以將系統(tǒng)的時鐘擴展一倍。如果將正交采樣技術和分路存儲技術(假設四路存儲)結合到一起，在不考慮系統(tǒng)體積的因素下，理論上可以將整個系統(tǒng)時鐘相對于單路存儲擴展8倍。
延時的實現(xiàn)
DRFM的距離欺騙是通過FIFO讀使能和寫使能之間的延時來實現(xiàn)的，其原理如下：通過單片機給定的中斷信號確定是否有信號輸入。當確定有時，將信號采樣存儲，同時啟動內部計數(shù)器工作。當計數(shù)器計數(shù)到一定值(其值可以通過單片機給定，也可以通過PLD內部得到)時，使FIFO讀使能有效，將數(shù)據(jù)讀出交由DA變換，從而完成一定延時功能。此延時值根據(jù)模擬不同的運動方式(勻速運動、加速運動)應分別滿足下面的關系：

當前一次延時操作完成后，PLD從單片機將另一延時值讀入，或者自動產(chǎn)生另一延時值，并且將讀寫使能都置為無效(FIFO為空時，讀自動無效)，等待下一次信號的輸入。
為了確保信號數(shù)據(jù)全部存儲而不被丟失，除了使FIFO存儲容量滿足一定要求，還應使得寫使能有效期內，存儲的數(shù)據(jù)不能超過存儲器的存儲深度，以避免數(shù)據(jù)溢出。
為了使得延時值不會超過雷達所能探測的最大距離，計數(shù)延時的最大值也應該滿足一定的要求。
設計流程圖如圖5所示。在設計中，采用的方式是內部自發(fā)產(chǎn)生延時值。其中cin1[7..0]為循環(huán)計數(shù)值，gclk為全局工作時鐘，rsin為外部中斷信號，ren1、wen1 為FIFO讀寫使能信號，低有效。其設計邏輯圖如圖6所示。
圖6包括三個模塊：add模塊、yanshi3模塊和2xuan1模塊。其中add模塊循環(huán)實現(xiàn)加功能，2xuan1模塊確定延時值不超過最大值，yanshi3模塊則根據(jù)add模塊的結果進行延時。圖7是最后的仿真結果(部分)。
gclk是全局輸入時鐘信號。rsin是信號輸入確定，高電平表示有信號輸入，高電平所持續(xù)時間的大小相對于信號的長短。empty由FIFO給定，當FIFO讀出所有的數(shù)據(jù)時，自動置empty為高，并使得讀無效；當有數(shù)據(jù)寫入時，這個值賦為低。wen1和ren1為FIFO的讀、寫使能信號，低有效。
從圖7可以看出，ren1每一次有效都要比wen1滯后一段時間這個時間是由cin1[7..0]的值確定的，并且cin1[7..0]能夠根據(jù)需要改變。

相關應用
利用這種電路和延時線的結合，可以產(chǎn)生任意組合的延時(如圖8所示)。
DRFM通常可以實現(xiàn)ms到ms級的延時，而延時線可以實現(xiàn)ps到ns級的延時。這樣就可以通過DRFM粗延時，延時線微延時就可以實現(xiàn)各種寬范圍，高精度的延時。其輸入信號的帶寬由DRFM的采樣頻率決定。

結語
基于PLD的DRFM設計新方法，通過采用四路并行時鐘進行數(shù)據(jù)分流，從而在不提高存儲時鐘的前提下，提高了整個系統(tǒng)的工作時鐘；并且通過邏輯設計能夠很容易地實現(xiàn)精確的延時?！?/p>

參考文獻
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