系統(tǒng)級(jí)集成軟件顯著縮短產(chǎn)品面市時(shí)間

工程師已經(jīng)在實(shí)驗(yàn)室里工作了兩個(gè)多星期，可是你的板子還是不工作，看看硬件，再修改一下軟件， 配置器看起來完全沒問題，到底是哪里出了問題呢？當(dāng)然這一次的項(xiàng)目比上一次的更加艱難，不僅軟件程序加大，F(xiàn)PGA更加復(fù)雜化了。當(dāng)終于找到問題所在時(shí)，項(xiàng)目又要再一次的面臨漫長(zhǎng)的延遲了， 除非有一個(gè)SoC，一個(gè)可以把軟件和硬件同時(shí)設(shè)計(jì)好并可以在幾小時(shí)之內(nèi)就可完成修改的SoC，就是因?yàn)檫@個(gè)理由使工程師在一開始時(shí)就選擇可編程的邏輯單元。
FPSLIC縮短開發(fā)周期
目前很多公司推出的SoC基于很大的FPGA，但Atmel找到了一個(gè)更有效的途徑來解決此問題。在最新推出的FPSLIC (Field Programmable System Level IC)里有五千到四萬門以SRAM為主的FPGA、326000bits的程序和數(shù)據(jù)SRAM、一個(gè)25M的快速8位AVR單片機(jī)，和幾個(gè)不同的但很受歡迎的外圍設(shè)備。此構(gòu)想的主要原因是為了提供一個(gè)既方便又好用的SoC。它不僅可以縮短產(chǎn)品上市時(shí)間，更可以降低成本，減少設(shè)計(jì)上一些不必要的麻煩。

圖1  系統(tǒng)設(shè)計(jì)軟件-FPGA、單片機(jī)和同步仿真軟件
全部都在一個(gè)窗口里

圖2  同步仿真顯著的減少產(chǎn)品面市時(shí)間

系統(tǒng)級(jí)集成軟件提升FPSLIC性能
很多設(shè)計(jì)問題不單純是簡(jiǎn)單的硬件或軟件的問題，真正的問題所在往往是在把它們整合在一起的時(shí)候才會(huì)被發(fā)現(xiàn)。當(dāng)運(yùn)行單片機(jī)指令、診斷硬件和器件接觸時(shí)可發(fā)現(xiàn)大部分的問題在硬件和軟件的接觸界面上，只有專門的軟件才可以減少漫長(zhǎng)的硬件開發(fā)和系統(tǒng)級(jí)集成的時(shí)間。Atmel提供的系統(tǒng)設(shè)計(jì)軟件如圖1所示。
同步仿真
Atmel系統(tǒng)設(shè)計(jì)軟件的同步仿真結(jié)合軟件和硬件提供設(shè)計(jì)者已熟悉的開發(fā)環(huán)境。同步仿真不僅可以提前把軟件集成，這可以給FPSLIC設(shè)計(jì)帶來以下幫助：
?使軟件開發(fā)和硬件開發(fā)同時(shí)進(jìn)行；
?降低重復(fù)修板的次數(shù)；
?提前發(fā)現(xiàn)和修正硬件和軟件的接口問題；
?給設(shè)計(jì)者時(shí)間去探索其他在硬件和軟件上的分配；
?減少物理實(shí)現(xiàn)后在實(shí)驗(yàn)室里的整合時(shí)間。
這些優(yōu)勢(shì)結(jié)合起來帶給設(shè)計(jì)者更多的設(shè)計(jì)特色，并能縮短設(shè)計(jì)流程，加速產(chǎn)品上市時(shí)間(見圖2)。
在系統(tǒng)設(shè)計(jì)軟件里以同步仿真軟件為主，Atmel和Mentor Graphics合作開發(fā)的同步仿真軟件可以使得單片機(jī)、FPGA和SRAM同時(shí)在計(jì)算機(jī)上進(jìn)行仿真。硬件描述語言(VHDL或Verilog)通過綜合驗(yàn)證后可以用硬件仿真的軟件來實(shí)現(xiàn)仿真的功能(系統(tǒng)設(shè)計(jì)軟件里有Modelsim或任何一個(gè)支持Atmel產(chǎn)品的硬件仿真軟件即可)，其軟件程序代碼(assembly或C語言)不僅可以用AVR Studio來仿真，也可以逐步作指令集仿真。同步仿真軟件提供軟件和硬件仿真的信息交流，支持單片機(jī)外圍設(shè)備和數(shù)據(jù)庫，且附加的功能(如外加的系統(tǒng)器件或通信接口)也可以很容易的形成，工程師在計(jì)算機(jī)里就可以進(jìn)行系統(tǒng)級(jí)集成電路的設(shè)計(jì)和修改。
提供調(diào)試設(shè)計(jì)功能
除了同步仿真軟件以外，在系統(tǒng)設(shè)計(jì)軟件里還有其他的軟件可以幫助設(shè)計(jì)者完成系統(tǒng)級(jí)集成，然而這些軟件更注重于調(diào)試設(shè)計(jì)功能，HDLPlanner和EasyPlanner是以硬件描述語言 (VHDL和Verilog) 為主的軟件，它們不僅可以快速的幫助設(shè)計(jì)者完成程序，更有完善的功能可以縮短設(shè)計(jì)時(shí)間。HDLPlanner采用標(biāo)準(zhǔn)HDL模板，可以快速的完成代碼編輯，其功能有語法糾正模板、上下文加亮、集成用戶定義的元件等，通過和宏產(chǎn)生器相互連接，可以直接產(chǎn)生IP。EasyPlanner 是以畫圖和代碼合并的方式來幫助設(shè)計(jì)的，設(shè)計(jì)者通過點(diǎn)擊選擇想要的邏輯或功能，就可以直接產(chǎn)生相對(duì)應(yīng)的器件描述語言。此外，EasyPlanner也支持宏產(chǎn)生器，可以直接將所選擇的邏輯進(jìn)行布局布線，而且布局布線后有信息窗口打開，在里面可以看到其大小、速度、功耗等信息，設(shè)計(jì)者可以拿這些資料來評(píng)估此邏輯的適用度。
Atmel修改標(biāo)準(zhǔn)軟件
支持FPSLIC設(shè)計(jì)
Atmel修改了兩個(gè)標(biāo)準(zhǔn)軟件以支持FPSLIC設(shè)計(jì)。在FPSLIC的FPGA部分是用Atmel的IDS (Integrated Development System)來進(jìn)行布局布線的，因此這一部分和原本FPGA軟件相同，從而可以讓使用者很容易的熟悉軟件環(huán)境，其功能包括：
?85%以上的自動(dòng)布線工具
?層次化閱覽器
?結(jié)構(gòu)映射
?底層規(guī)劃
?增量式設(shè)計(jì)
?輸出VHDL/Verilog 網(wǎng)表
?支持反向注釋
?幫助
?支持所有FPSLIC器件
它的另外一個(gè)軟件為AVR Studio 和 ISS (Instruction Set Simulator)，Atmel把原有的AVR Studio加以修改以支持FPSLIC。AVR Studio軟件可以用來控制仿真，它會(huì)把“C”語言編輯的程序(用第三方編輯軟件，如IAR、 ImageCraft、Codevision或GCC)和/或原始代碼(如assembly)在其窗口里打開并進(jìn)行仿真。在仿真過程中通用寄存器、存儲(chǔ)器、外圍設(shè)備、狀態(tài)寄存器和代碼都會(huì)一步一步的仿真并進(jìn)行檢查，其功能包含斷點(diǎn)設(shè)定、寄存器和數(shù)據(jù)更改等功能。
而且，Atmel在系統(tǒng)設(shè)計(jì)軟件里設(shè)有軟件流程的標(biāo)志，使用者在任何一個(gè)階段都可以知道下一步應(yīng)該怎么做，其“檔案類別”跟不同的軟件步驟相連接，如VHD文件是和FPGA部分的設(shè)計(jì)入門、綜合驗(yàn)證和仿真相連接，從而可讓設(shè)計(jì)者專心于設(shè)計(jì)上，而并不是軟件整合問題上。同時(shí)，系統(tǒng)設(shè)計(jì)軟件還可同時(shí)讓不同工程師在同一個(gè)設(shè)計(jì)里針對(duì)不同部分進(jìn)行設(shè)計(jì)。
除此之外，Atmel提供的實(shí)時(shí)仿真的工具JTAG ICE，不僅可以仿真AVR，還可以延伸到 SRAM和FPGA接口，F(xiàn)PGA的實(shí)時(shí)仿真器目前正在測(cè)試當(dāng)中，預(yù)計(jì)在2005年初將推向市場(chǎng)。

結(jié)語
在半導(dǎo)體領(lǐng)域，每十至十五年會(huì)產(chǎn)生一個(gè)好的產(chǎn)品和相應(yīng)的軟件。十五年前FPGA把最先進(jìn)的邏輯設(shè)計(jì)硬件和軟件帶給工程師創(chuàng)造了ASIC市場(chǎng)的革命，今天怎樣用系統(tǒng)級(jí)集成電路來簡(jiǎn)化設(shè)計(jì)復(fù)雜性和電路集成成為了下一代科技的標(biāo)準(zhǔn)，一般完整的系統(tǒng)級(jí)集成電路的開發(fā)方案要十萬美元，但Atmel提供的芯片和其配套軟件，讓每一個(gè)工程師都能得到低價(jià)、靈活的設(shè)計(jì)機(jī)會(huì)?！?br/>