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	 > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > SEP3203處理器的FPGA數(shù)據(jù)通信接口設(shè)計(jì)
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          SEP3203處理器的FPGA數(shù)據(jù)通信接口設(shè)計(jì)
          
						
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				作者：張艷麗 劉新寧等
				時(shí)間：2007-03-06
				來(lái)源：?jiǎn)纹瑱C(jī)及嵌入式系統(tǒng)應(yīng)用
				
				
				
				
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			SEP3203處理器是由東南大學(xué)國(guó)家專(zhuān)用集成電路系統(tǒng)工程技術(shù)研究中心設(shè)計(jì)的16／32位RISC微控制器，面向低成本手持設(shè)備和其他通用嵌入式設(shè)備。該處理器內(nèi)嵌ARM7TDMI處理器內(nèi)核，為用戶提供了面向移動(dòng)終端應(yīng)用的豐富外設(shè)、低功耗管理和低成本的外存配置，整個(gè)芯片可以運(yùn)行在75 MHz。數(shù)據(jù)通信系統(tǒng)使用的主要功能模塊如下：20 KB片上零等待靜態(tài)存儲(chǔ)器(eSRAM)；外部存儲(chǔ)器接口控制器(EMI)；中斷控制器(INTC)；DMA控制器(DMAC)。 

          


          

          

          系統(tǒng)中使用的FPGA為Altera公司的Cyclone系列中的EP1C6Q240C8，擁有豐富的I／O資源和邏輯資源，外部接口遵循SRAM時(shí)序。它主要負(fù)責(zé)提供信號(hào)的A／D采樣頻率，并將A／D轉(zhuǎn)換后的數(shù)據(jù)存儲(chǔ)到一組FIFO中，待FIFO的FF(Full Flag)端口有效后，將FIFO中的數(shù)據(jù)讀回，同時(shí)使能另一組FIFO的寫(xiě)時(shí)序，實(shí)現(xiàn)了信號(hào)不間斷的采樣和存儲(chǔ)。
          

          FPGA將一組數(shù)據(jù)處理完畢后，以中斷的方式通知SEP3203，處理器以DMA方式將運(yùn)算后的結(jié)果存儲(chǔ)到片外的SDRAM中。由于數(shù)據(jù)寫(xiě)滿FIFO的時(shí)間大于FPGA處理數(shù)據(jù)的時(shí)間，所以整個(gè)系統(tǒng)實(shí)現(xiàn)了流水線操作。
          

          1系統(tǒng)的總體設(shè)計(jì)[1-2]
          

          系統(tǒng)硬件主要由信號(hào)采集模塊、FIFO、FPGA和SEP3203處理器組成。信號(hào)采集模塊主要包括信號(hào)接收器和A／D轉(zhuǎn)換模塊。接收到的信號(hào)首先要通過(guò)NE5534進(jìn)行放大，NE5534采用
				
            
          
                
			
							
          
                
			              
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          技術(shù)專(zhuān)區(qū)
          
      
          
      
          
			
      
           
       

          

   











          
	
          
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(function(){
    var bp = document.createElement('script');
    var curProtocol = window.location.protocol.split(':')[0];
    if (curProtocol === 'https') {
        bp.src = 'https://zz.bdstatic.com/linksubmit/push.js';
    }
    else {
        bp.src = 'http://push.zhanzhang.baidu.com/push.js';
    }
    var s = document.getElementsByTagName("script")[0];
    s.parentNode.insertBefore(bp, s);
})();