Actel的Libero集成設(shè)計(jì)環(huán)境為新型ProASIC3和ProASIC3E系列提供全面優(yōu)化的支持

　　該軟件可讓客戶完全發(fā)揮新型低成本器件的全結(jié)構(gòu)功能和特性，

　　實(shí)現(xiàn)器件的序列性能

　　為了配合業(yè)界最低成本現(xiàn)場可編程門陣列 (FPGA) 的推出，Actel公司宣布全新的Libero 6.1集成設(shè)計(jì)環(huán)境 (IDE) 將為以Flash為基礎(chǔ)的ProASIC3和ProASIC3E系列FPGA器件提供全面支持。Libero 6.1 IDE具有多項(xiàng)性能、資源優(yōu)化和易用特性，與先進(jìn)的第三方設(shè)計(jì)工具配合使用，可通過仿真、綜合及布局實(shí)現(xiàn)高效和流暢的流程。該軟件已經(jīng)過優(yōu)化，以執(zhí)行ProASIC3和ProASIC3E器件結(jié)構(gòu)的特點(diǎn)，包括獨(dú)一無二的片上FlashROM (FROM)，可獨(dú)立于FPGA內(nèi)核輕易進(jìn)行編程。

　　Actel反熔絲產(chǎn)品和工具市務(wù)總監(jiān)Saloni Howard-Sarin表示：“作為業(yè)界首個(gè)具有片上FlashROM及多項(xiàng)先進(jìn)功能的FPGA，ProASIC3/E器件以極低的價(jià)位為設(shè)計(jì)者提供前所未有的功能特性。我們已對(duì)Libero IDE 6.1這項(xiàng)強(qiáng)化型的工具套件進(jìn)行了多月的廣泛測試，確保它能在可靠及直觀的設(shè)計(jì)環(huán)境中，充分發(fā)揮嶄新FPGA系列的功能特性，使到我們的客戶在使用新一代器件時(shí)充滿信心，保證得到最佳的性能表現(xiàn)?！?/P>

　　簡單流程有助于落實(shí)業(yè)界首個(gè)FPGA FlashROM

　　Libero IDE利用創(chuàng)新的技術(shù)來協(xié)助設(shè)計(jì)者充分發(fā)揮ProASIC3/E器件的FROM功能，獨(dú)立于FPGA內(nèi)核而輕易進(jìn)行編程，適用范圍包括設(shè)備序列號(hào)、IP尋址和版本控制。全新的FlashPoint編程文件生成器將集成預(yù)設(shè)的FROM宏，包括設(shè)備序列，容許客戶將FPGA配置與FROM編程檔案匯集一起。FlashPoint編程文件生成器還可為FROM內(nèi)容提供加密功能，如安全報(bào)頭、加密匙和FlashLOCK安全性等。在完成ProASIC3/E設(shè)計(jì)流程后，設(shè)計(jì)者可利用FlashPoint軟件改變FROM的功能，同時(shí)又保存ProASIC3/E內(nèi)核邏輯的安全性。

　　Actel的ACTgen內(nèi)核構(gòu)建工具現(xiàn)可提供詳盡的用戶界面，確保各種FROM內(nèi)容選項(xiàng)可簡單地實(shí)現(xiàn)，并暢順地轉(zhuǎn)換為硬件描述語言 (HDL)。定制的FROM應(yīng)用可透過數(shù)據(jù)表輸入，或作為文本文件讀出。用戶也可指定一項(xiàng)內(nèi)置的特性，在編程期間進(jìn)行自動(dòng)增加或減少。這樣，每個(gè)設(shè)備都可擁有獨(dú)一無二的序列編號(hào)以辨別特殊應(yīng)用。

　　先進(jìn)的鎖相環(huán) (PLL) 配置

　　ACTgen內(nèi)核構(gòu)建工具帶有新的“可視PLL”(Visual PLL) 界面，提供一系列PLL編程選項(xiàng)，大大簡化了精確PLL參數(shù)的設(shè)置。利用ProASIC3/E器件中可定制的時(shí)鐘調(diào)節(jié)電路，設(shè)計(jì)者可調(diào)整頻率、反饋設(shè)置，并可通過“量身剪裁”的PLL示意圖設(shè)定各種具體的時(shí)鐘應(yīng)用參數(shù)。

　　優(yōu)化ProASIC3/E特性

　　Libero 6.1 IDE包含MultiView Navigator I/O屬性編輯器，可簡化ProASIC3/E器件內(nèi)多達(dá)19個(gè)I/O標(biāo)準(zhǔn)的選擇和編程，因而能簡化當(dāng)中的物理實(shí)現(xiàn)流程。

　　該工具套件為高速ProASIC3/E VersaNet全局網(wǎng)絡(luò)提供完整的支持，可在ProASIC3/E FPGA內(nèi)映射多達(dá)252個(gè)不同的內(nèi)部或外部時(shí)鐘。其中，ChipPlanner、物理設(shè)計(jì)約束 (PDC) 和Magma PALACE (物理和邏輯自動(dòng)化編譯引擎) 物理綜合工具全面支持VersaNet全局網(wǎng)絡(luò)，因此能簡化所有物理約束流程的應(yīng)用。Libero 6.1的時(shí)序驅(qū)動(dòng)布局配合Synplicity的Synplify和Magma的PALACE工具，保證ProASIC3/E產(chǎn)品能實(shí)現(xiàn)以價(jià)值為基礎(chǔ)FPGA最高的性能水平 – 即66 MHz、64位PCI性能。

　　供貨

　　Actel Libero 6.1 IDE備有三種版本：Platinum (白金)、Gold (金) 和Silver (銀)，全部提供一年期可更新的使用權(quán)證。查詢進(jìn)一步價(jià)格及供貨信息，請(qǐng)聯(lián)系A(chǔ)ctel。

　　關(guān)于Libero集成設(shè)計(jì)環(huán)境

　　Actel的Libero 6.1 IDE集成了來自EDA伙伴最卓越先進(jìn)的設(shè)計(jì)工具，包括Magma、Mentor Graphics、SynaptiCAD和Synplicity等各大EDA公司，以及由Actel定制開發(fā)的工具，集成至單一FPGA開發(fā)套裝中。Libero工具套裝支持混合模式設(shè)計(jì)輸入，讓設(shè)計(jì)人員可選擇在設(shè)計(jì)中將高級(jí)VHDL或Verilog HDL語言模塊與原理圖模塊混合起來。