JTAG測(cè)試技術(shù)

2004年11月

JTAG Technology
    JTAG(聯(lián)合測(cè)試行動(dòng)組)標(biāo)準(zhǔn)在80代是通用的。JTAG技術(shù)實(shí)際上稱之為IEEE1149.1或邊界掃描，由于電子行業(yè)幾乎每個(gè)人都熟悉“JTAG”這個(gè)名稱，所以“JTAG”用來(lái)表示IEEE1149.1技術(shù)。

    電路內(nèi)測(cè)試器
    測(cè)試復(fù)雜板的老方法是用電路內(nèi)測(cè)試器(ICT)。這種測(cè)試方法的測(cè)試頭是用“釘床”(見圖1)，焊節(jié)點(diǎn)和遮蓋的焊球使得這種測(cè)試頭變得不現(xiàn)實(shí)。而且ICT方法成本高、開發(fā)時(shí)間長(zhǎng)、需要專門硬件?，F(xiàn)在，高密度板，多層印刷電路板(PCB)帶焊節(jié)點(diǎn)和帶遮蓋焊球的BGA封裝，使得測(cè)試非常困難。

    JTAG測(cè)試技術(shù)
    JTAG技術(shù)意指每個(gè)器件引腳的測(cè)試點(diǎn)都建在芯片內(nèi)并把這些測(cè)試點(diǎn)連接到5-Wire串行總線上?？梢栽诤?jiǎn)單的PC機(jī)上進(jìn)行測(cè)試開發(fā)和執(zhí)行測(cè)試(見圖2)。這種測(cè)試技術(shù)特點(diǎn)是：
 5-Wire串行總線是：
TDI-測(cè)試時(shí)鐘；
TMS-測(cè)試模式信號(hào)；
/TRST-測(cè)試復(fù)位信號(hào)；
TDO-測(cè)試串行數(shù)據(jù)輸出。
    此總線提供到芯片中JTAG電路的存取功能。在IC上增加JTAG(圖3)允許插入到引腳和內(nèi)部節(jié)點(diǎn)。圖中BSC是邊界掃描單元寄存器，TAP是測(cè)試接入口。
JTAG通過(guò)“掃描鏈”(Scan Chain)連接到PC板(圖4)。串行數(shù)據(jù)輸入/輸出做成通過(guò)所有芯片的大環(huán)路。所有芯片區(qū)共享時(shí)鐘、模式和復(fù)位信號(hào)。TCLK、TMS和TRST引腳并聯(lián)連接。
    所有芯片由來(lái)自PC的TMS信號(hào)、TCLK信號(hào)(通常用時(shí)鐘緩沖器驅(qū)動(dòng)多負(fù)載)和TRST信號(hào)驅(qū)動(dòng)。
TDI和TDO信號(hào)菊鏈在一起：
PC→芯片1 TDI
芯片1 TDO→芯片2 TDI
芯片2 TDO→芯片3 TDI
芯片3 TDO→芯片4 TDI
......
芯片N-1 TDO →芯片n TDI
芯片N TDO→PC

    互連故障測(cè)試
    JTAG的1個(gè)主要應(yīng)用是檢查板互連完整性。JTAGL邊界掃描單元(BSC)可以檢測(cè)開路和短路(見圖5)。從1個(gè)芯片的BSC發(fā)送數(shù)據(jù)，并由另1個(gè)芯片的BSC接收。邊界掃描單元允許被驅(qū)動(dòng)引腳以專門數(shù)值(1或0)或數(shù)據(jù)送到捕獲引腳。經(jīng)過(guò)JTAG 5-Wire 串行總線的數(shù)據(jù)驅(qū)動(dòng)芯片，來(lái)自1個(gè)芯片的1和0可以被連接這些信號(hào)的任何芯片驅(qū)動(dòng)、輸出和捕獲。用這種方式可以執(zhí)行所有芯片間的“連接性測(cè)試”，以便發(fā)現(xiàn)故障(如不好的焊結(jié)，短路等)。
    JTAG互連完整性測(cè)試是在低速單端TTL信號(hào)傳輸年代開發(fā)的。而LVDS(低壓差分信號(hào)傳輸)用很低擺幅在兩線和并行終端傳輸信號(hào)，這比TTL信號(hào)傳輸快很多倍。這使得測(cè)試LVDS互連變得更復(fù)雜和困難(圖6)。這需要1個(gè)新的JTAG兼容的方法來(lái)測(cè)試高速互連。

    高速內(nèi)裝自測(cè)試
    為了在BUS LVDS上實(shí)現(xiàn)測(cè)試高速互連，NS公司給出高速內(nèi)裝自測(cè)試(BIST)解決方案。在系統(tǒng)時(shí)鐘速度(即高速)，串行器/發(fā)送器發(fā)送固定隨機(jī)比特序列(PRBS)，見圖7。PRBS是內(nèi)裝在串行器中的偽隨機(jī)比特序列圖形。此圖形是硬連線到芯片中，是固定圖形。通過(guò)串行JTAG總線，當(dāng)串行器和解串器接到“RUNBIST”指令時(shí)，串行器將以額定的系統(tǒng)時(shí)鐘速度發(fā)送固定的PRBS圖形到解串器。此時(shí)鐘不是JTAG總線的TCLK，串行器/解串器的額定時(shí)鐘范圍為16~80MHz。
    解串器接收固定的PRBS圖形并與它本身的硬連接圖形比較，并告知是否有錯(cuò)誤(見圖8)。通過(guò)JTAG總線可以讀出“PASS/FALL”和測(cè)試“COMPLETE/NOT-COMPLETE”結(jié)果?！癙AST”結(jié)果意味著在指定的系統(tǒng)時(shí)鐘速度，對(duì)于典型的數(shù)據(jù)圖形其高速LVDS互連工作具有很高的置信度，表明互連“OK”。
    這種PRBS高速BIST可以檢測(cè)所有可能的LVDS故障。表1列出NS公司在實(shí)驗(yàn)室進(jìn)行的故障檢測(cè)結(jié)果。注意在30MHz，互連實(shí)際上未通過(guò)所需的終端電阻器，但是這對(duì)于高速BIST不是問(wèn)題。
    這種PRBS高速BIST方法在樣機(jī)/調(diào)試期間檢查鏈路錯(cuò)誤也是有用的。

    系統(tǒng)內(nèi)JTAG測(cè)試器
    用戶用NS公司的SCANSTA101嵌入式JTAG Test Master可建造1個(gè)嵌入式測(cè)試器。SANSTA101與微控制器(或微處理器)和存儲(chǔ)器結(jié)合可嵌入系統(tǒng)中使系統(tǒng)執(zhí)行自診斷和重新配置。SCANSTA101是微控制器或微處理器與串行JTAGA總線之間的接口。它驅(qū)動(dòng)JTAG總線并卸載處理器或控制器的一些工作。
NS公司提供SCANEASE軟件和SCANSTA101  ANSI C驅(qū)動(dòng)程序，這使SCASTA 101軟件開發(fā)變得容易。
    系統(tǒng)內(nèi)JTAG測(cè)試器可用于系統(tǒng)自測(cè)試，系統(tǒng)重新配置，遠(yuǎn)程診斷和升級(jí)(通過(guò)電話線)。

    JTAG技術(shù)應(yīng)用
    前面重點(diǎn)討論JTAG在互連完整性測(cè)試中的應(yīng)用，JTAG應(yīng)用不僅僅限于板測(cè)試，還有其他應(yīng)用。JTAG測(cè)試應(yīng)用概括為：
板互連“連續(xù)性”測(cè)試；
片上測(cè)試：內(nèi)部功能塊測(cè)試，內(nèi)裝自測(cè)試(BIST)；
編程FPGA和閃存；
仿真；
全系統(tǒng)級(jí)測(cè)試；
系統(tǒng)診斷和重新配置：嵌入到系統(tǒng)中或通過(guò)電話線遠(yuǎn)程實(shí)現(xiàn)。(冰)