基于狀態(tài)機(jī)和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計

盡管DES已被證實(shí)是不安全的算法（主要是密鑰太短），但三重DES增加了密鑰長度，由56位增加到112或168位，有更高的安全性，而且在新一代因特網(wǎng)安全標(biāo)準(zhǔn)IPSEC協(xié)議集中已將DES作為加密標(biāo)準(zhǔn)。另一方面，基于DES算法的加/解密硬件目前已廣泛應(yīng)用于國內(nèi)外衛(wèi)星通信、網(wǎng)關(guān)服務(wù)器、機(jī)頂盒、視頻傳輸以及其它大量的數(shù)據(jù)傳輸業(yè)務(wù)中。利用3DES可以使原系統(tǒng)不作大的改動。所以對3DES的研究仍有很大的現(xiàn)實(shí)意義。

1 3DES加密算法描述

DES成為一個世界范圍內(nèi)的標(biāo)準(zhǔn)已經(jīng)20多年了，很好地抗住了多年的密碼分析，除最強(qiáng)有力的可能敵手外，對其它的攻擊仍是安全的。DES對64位的明文分組進(jìn)行操作，通過一個初始置換，將明文分成左半部分和右半部分，然后進(jìn)行16輪完全相同的運(yùn)算，最后經(jīng)過一個末置換便得到64位密文。每一輪的運(yùn)算包含擴(kuò)展置換、S盒代換、P盒置換和兩次異或運(yùn)算，另外每一輪中還有一個輪密鑰（子密鑰）。整體框圖如圖1所示。

3DES（即Triple DES）是DES向AES過渡的加密算法（1999年，NIST將3-DES指定為過渡的加密標(biāo)準(zhǔn)），是DES的一個更安全的變形。它以DES為基本模塊，通過組合分組方法設(shè)計出分組加密算法，其具體實(shí)現(xiàn)如下：設(shè)Ek()和Dk()代表DES算法的加密和解密過程，K代表DES算法使用的密鑰，P代表明文，C代表密表，這樣，

3DES加密過程為：C=Ek3(Dk2(Ek1(P)))

3DES解密過程為：P=Dk1((EK2(Dk3(C)))

具體的加/解密過程如圖2所示。K1、K2、K3決定了算法的安全性，若三個密鑰互不相同，本質(zhì)上就相當(dāng)于用一個長為168位的密鑰進(jìn)行加密。多年來，它在對付強(qiáng)力攻擊時是比較安全的。若數(shù)據(jù)對安全性要求不那么高，K1可以等于K3。在這種情況下，密鑰的有效長度為112位。

2 FPGA設(shè)計實(shí)現(xiàn)

2．1 FPGA設(shè)計的優(yōu)勢

用硬件實(shí)現(xiàn)某種密碼算法，首先要用硬件描述語言（如HHDL、Verlog HDL）進(jìn)行系統(tǒng)設(shè)計和編碼，然后采用專用集成電路（ASIC）或現(xiàn)場可編程邏輯門陣列（FPGA）來具體實(shí)現(xiàn)。采用ASIC方法設(shè)計周期較長，且費(fèi)用也較昂貴；而采用FPGA，可由設(shè)計者自己對芯片內(nèi)部單元進(jìn)行配置，設(shè)計比較靈活，只需改變配置就可實(shí)現(xiàn)安全不同的功能，大大縮短了設(shè)計周期和開發(fā)時間，節(jié)省人力物力，同時經(jīng)過優(yōu)化可以達(dá)到較高的性能。另外，有多種EDA開發(fā)軟件支持FPGA的設(shè)計，在本設(shè)計中作者采用了ALTERA公司的Quartus II開發(fā)軟件。

2．2 狀態(tài)機(jī)和流水線技術(shù)的應(yīng)用

面積和速度這兩個指標(biāo)貫穿著FPGA設(shè)計的始終，是設(shè)計質(zhì)量評價的終極標(biāo)準(zhǔn)。設(shè)計目標(biāo)就是在滿足給定的時序要求（包含對設(shè)計頻率的要求）的前提下，占用較小的芯片面積；或者在所規(guī)定的面積下，使設(shè)計時序余小量更大，頻率更高。通過功能模塊復(fù)用可減少設(shè)計消耗的芯片面積；反之，并行復(fù)制多個操作模塊可較大地提高設(shè)計頻率。在本設(shè)計中充分考慮了這一對矜持體，采用狀態(tài)機(jī)和流水線相結(jié)合的技術(shù)，使得在減少芯片資源消耗的情況下又能提高設(shè)計頻率。

狀態(tài)機(jī)是組合邏輯和寄存器邏輯的特殊組合，尤其適合于數(shù)字系統(tǒng)的控制設(shè)計。系統(tǒng)的狀態(tài)在一定的條件下相互轉(zhuǎn)移。分析DES的算法結(jié)構(gòu)可以發(fā)現(xiàn)，輪運(yùn)算是相同的，只是輸入子密鑰不同，同時各輪的子密鑰都可以通過密鑰移位再經(jīng)過一個壓縮置換操作直接得到，所以通過密鑰移位現(xiàn)經(jīng)過一個壓縮置換操作直接得到，所以將輪運(yùn)算作為一個共享模塊，反復(fù)進(jìn)行該操作，其輸入?yún)?shù)由狀態(tài)機(jī)控制部分提供，主要是密鑰移位的位數(shù)。只在空閑狀態(tài)下將輪運(yùn)算結(jié)果輸出。因數(shù)據(jù)端是16位，故每個狀態(tài)機(jī)模塊中進(jìn)行四輪輪運(yùn)算。

流水線處理是高速設(shè)計中的一個常用設(shè)計手段。如果某個設(shè)計的處理流程可分為若干步驟，而且整個數(shù)據(jù)處理是“單流向”的，即沒有反饋，前一個步驟的輸出是下一個步驟的輸入，則可以考慮用流水線設(shè)計方法提高系統(tǒng)的工作頻率。流水線設(shè)計是一種技巧，它在很長組合路徑的中間點(diǎn)引入寄存器。寄存器會增加等待時間，但卻能增加速度，減少邏輯級。此外，附加寄存器雖然會增加一定的功耗，但卻極大地減少了毛刺。流水線處理方式之所以頻率較高，是因?yàn)閺?fù)制了處理模塊，它是FPGA設(shè)計中面積換取速度思想的具體體現(xiàn)。DES的16輪運(yùn)算結(jié)構(gòu)是相同的，符合流水線設(shè)計的要求，所以基于DES的結(jié)構(gòu)特點(diǎn)，將前面的狀態(tài)機(jī)模塊作為流水線的一個單元，這樣DES共有四個狀態(tài)，串聯(lián)起來形成四級流水線。因狀態(tài)機(jī)中有寄存器，能保證流水線的工作，所以各單元間不需再加寄存器。狀態(tài)機(jī)及流水線結(jié)構(gòu)如圖3所示，圖中給出了由密鑰直接生成各子密鑰的移位數(shù)。將DES模塊復(fù)制三份，就形成了16級流水線，所不同的是流水線內(nèi)部是狀態(tài)機(jī)結(jié)構(gòu)，所以每四個時鐘周期才會得到一組加/解密結(jié)果。這種結(jié)構(gòu)同樣適用于數(shù)據(jù)端是8位和32位的。

2．3 S盒的設(shè)計和接口設(shè)計

在3DES算法中，S盒代替是算法的關(guān)鍵所在。其它的運(yùn)算都是線性的，易于分析和實(shí)現(xiàn)，而S盒是非線性的，因此S盒的設(shè)計和優(yōu)化將直接影響整個系統(tǒng)的性能。DES的8個S盒都是6輸入、4輸出的結(jié)構(gòu)，適合于用ROM來實(shí)現(xiàn)，因此用VHDL定義如下結(jié)構(gòu)設(shè)計的ROM：

　　input:in std_

　　output :out std_logic_vector(3 downto 0);

　　subtype s_word is std_logic_vector(3 downto 0);

　　subtype s1_rangeij is integer range 0 to 63;

　　type s_type is array(s1_rangeij) of s_word;

　　constant s:s_type:=(("1110"),("0100"),("1101"),("0001")……)；

　　function logic2int(din:std_logic_vector(t downto 0))return s1_rangeij -二進(jìn)轉(zhuǎn)換為十進(jìn)制

　　output<=s(logic2int(input));

經(jīng)綜合后，每個S盒只用了24個邏輯單元。

3DES是64位分組大小的加密算法，數(shù)據(jù)線一般是8位、16位或32位，為此增加了輸入、輸出接口，這部分接口完成的功能就是串/并轉(zhuǎn)換和并/串轉(zhuǎn)換。以16位輸出接口為例，設(shè)計中將加/解密出來的數(shù)據(jù)從低位到高位在valid信號有效的情況下同時存入四個16位寄存器，再通過一個選擇器依次將數(shù)據(jù)送出。該選擇器不同于普通的多路選擇器，它是由valid信號觸發(fā)其內(nèi)的計數(shù)功能，從而依次將寄存器中數(shù)據(jù)輸出，如圖4所示。輸入接口要簡單一些，只需一個64位可移位的寄存器，在第四個16位數(shù)據(jù)到來后才將這一組64位數(shù)據(jù)送給加密模塊。這種結(jié)構(gòu)非常容易用硬件描述語言實(shí)現(xiàn)。

2．4 總體結(jié)構(gòu)

通過一個密鑰控制模塊為3DES提供三個56位的密鑰以及加/解密控制信號。密鑰的輸入是28位的，所產(chǎn)生的三個56位密鑰并不是同一時間提供給3DES的，相互之間有16個時鐘的延時，這樣可以保證修改密鑰后并不影響先前流水線的工作。再加上輸入、輸出接口就構(gòu)成了該設(shè)計的總體結(jié)構(gòu)，如圖5所示。限于圖的大小，不影響理解的部分信號沒有畫出。加/解密的流程是先輸入六組28位的密鑰，然后就可以發(fā)送需要加/解密的數(shù)據(jù)了，中間可以有間斷，如果需要更改密鑰，也是先輸入改后的密鑰，再輸入數(shù)據(jù)，可實(shí)時更改，無需等到流水線中最后一組數(shù)據(jù)加/解密完成。

本設(shè)計在ALTERA公司的Quartus II環(huán)境下用VHDL、Verilog HDL實(shí)現(xiàn)設(shè)計輸入，采用同步時鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。在綜合的過程中用邏輯鎖等技術(shù)進(jìn)行了優(yōu)化。消耗邏輯單元16250個，設(shè)計時鐘頻率可達(dá)95.07MHz。