IC：摩爾定律驅(qū)動(dòng)下集成度和復(fù)雜度加速提高
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面向SoC的設(shè)計(jì)方法將成主流
由于電子整機(jī)系統(tǒng)不斷向輕、薄、小的方向發(fā)展，集成電路功能也由單一向復(fù)雜轉(zhuǎn)變，并且向系統(tǒng)集成發(fā)展的方向已經(jīng)明確。目前，SoC電路已經(jīng)能在單一硅芯片上實(shí)現(xiàn)信號(hào)采集、轉(zhuǎn)換、存儲(chǔ)、處理和輸入/輸出等功能。由此可見，將數(shù)字電路、存儲(chǔ)器、CPU、DSP、射頻電路、模擬電路、傳感器甚至微機(jī)電系統(tǒng)(MEMS)等集成在單一芯片上，實(shí)現(xiàn)一個(gè)完整系統(tǒng)功能的SoC設(shè)計(jì)將成為未來集成電路設(shè)計(jì)的主流。未來SoC芯片的設(shè)計(jì)將以IP復(fù)用為基礎(chǔ)，把已優(yōu)化的子系統(tǒng)甚至系統(tǒng)級(jí)模塊納入到新的系統(tǒng)設(shè)計(jì)之中。
SoC設(shè)計(jì)技術(shù)包括總線架構(gòu)技術(shù)、基于SoC的IP核復(fù)用技術(shù)、軟硬件協(xié)同設(shè)計(jì)技術(shù)、SoC驗(yàn)證技術(shù)、可測性設(shè)計(jì)技術(shù)和低功耗設(shè)計(jì)技術(shù)等。
另外，面向SoC之后的網(wǎng)絡(luò)級(jí)芯片(NoC)的設(shè)計(jì)思想亦將進(jìn)入集成電路設(shè)計(jì)領(lǐng)域。
設(shè)計(jì)線寬不斷降低，芯片集成度不斷增加
據(jù)專家分析，今后5～10年內(nèi)，集成電路技術(shù)仍將遵循摩爾定律發(fā)展，而集成電路設(shè)計(jì)則是體現(xiàn)這一定律至關(guān)重要的一個(gè)環(huán)節(jié)。
目前，主流集成電路設(shè)計(jì)已經(jīng)達(dá)到0.18μm～0.13μm，高端設(shè)計(jì)已經(jīng)進(jìn)入90nm，芯片集成度達(dá)到108～109數(shù)量級(jí)。根據(jù)2003年ITRS(International Technology Roadmap for SemIConductor)公布的預(yù)測結(jié)果，2007年將實(shí)現(xiàn)特征尺寸65nm，2010年將實(shí)現(xiàn)45nm，2013年將實(shí)現(xiàn)32nm，2016年將實(shí)現(xiàn)22nm量產(chǎn)。產(chǎn)品制造的實(shí)現(xiàn)是以設(shè)計(jì)為基礎(chǔ)，相應(yīng)的設(shè)計(jì)手段同期將達(dá)到這一水平。
EDA工具廣泛應(yīng)用，設(shè)計(jì)可行性與可靠性提高
隨著集成電路設(shè)計(jì)在規(guī)模、速度和功能方面的提高，EDA業(yè)界一直在努力尋找新的設(shè)計(jì)方法。未來5～10年，伴隨著軟硬件協(xié)同設(shè)計(jì)技術(shù)、可測性設(shè)計(jì)技術(shù)、納米級(jí)電路設(shè)計(jì)技術(shù)、嵌入式IP核設(shè)計(jì)技術(shù)、特殊電路的工藝兼容技術(shù)等新方法出現(xiàn)在EDA工具中，EDA工具將得到更廣泛的應(yīng)用。EDA工具為集成電路的短周期快速投產(chǎn)提供了保障，使全自動(dòng)化設(shè)計(jì)成為可能，同時(shí)設(shè)計(jì)的可行性和可靠性也可得到不斷提高。先進(jìn)的EDA工具將成為集成電路設(shè)計(jì)必不可少的技術(shù)手段。
IP復(fù)用技術(shù)不斷完善
IP復(fù)用技術(shù)經(jīng)過30余年的發(fā)展，目前已成為集成電路設(shè)計(jì)領(lǐng)域中至關(guān)重要的一種技術(shù)。利用IP復(fù)用技術(shù)可以節(jié)省設(shè)計(jì)人員的時(shí)間，充分實(shí)現(xiàn)技術(shù)繼承性。未來5～10年，絕大部分集成電路產(chǎn)品均將采用IP復(fù)用技術(shù)，IP復(fù)用機(jī)制將完善并普及，從而形成龐大的產(chǎn)業(yè)。IP復(fù)用技術(shù)在集成電路設(shè)計(jì)領(lǐng)域?qū)?huì)占有舉足輕重的地位。
可編程邏輯器件將大規(guī)模應(yīng)用
可編程邏輯器件(PLD)，尤其是現(xiàn)場可編程門陣列(FPGA)是近幾年集成電路中發(fā)展最快的產(chǎn)品。由于其性能的高速發(fā)展以及設(shè)計(jì)人員自身能力的提高，PLD將在未來5～10年內(nèi)發(fā)揮更廣泛的作用，同時(shí)，它們還會(huì)促使復(fù)雜的專用芯片面向高端和更復(fù)雜的應(yīng)用。由于PLD的應(yīng)用，集成電路的設(shè)計(jì)流程將更簡化，設(shè)計(jì)周期將會(huì)不斷縮短，同時(shí)設(shè)計(jì)成本和制造成本將進(jìn)一步降低。
集成電路設(shè)計(jì)與整機(jī)系統(tǒng)結(jié)合將更加緊密
未來5～10年，集成電路設(shè)計(jì)將圍繞應(yīng)用展開，64位甚至128位通用CPU以及相關(guān)產(chǎn)品群的開發(fā)、3C多功能融合的移動(dòng)終端芯片組開發(fā)、網(wǎng)絡(luò)通信產(chǎn)品開發(fā)、數(shù)字信息產(chǎn)品開發(fā)、平面顯示器配套集成電路開發(fā)等都將成為集成電路設(shè)計(jì)所面向的主體。
封裝技術(shù)：
封裝與組裝走向融合
多種封裝方式共存，主流封裝方式將轉(zhuǎn)變
現(xiàn)今的新型封裝方式將演變成主流封裝方式，未來5～10年內(nèi)以BGA/PGA等方式封裝的集成電路產(chǎn)品不會(huì)消失，而芯片級(jí)封裝(CSP)、晶片級(jí)封裝(WLP)、多芯片/三維立體封裝(MCP/3D)等將成為主流封裝方式，更先進(jìn)的封裝方式如系統(tǒng)級(jí)封裝(SIP)等將會(huì)進(jìn)入實(shí)用化。
多管腳、高可靠性電路封裝方式將產(chǎn)生
隨著諸如CPU、SoC等高端電路產(chǎn)品的高度發(fā)展，集成電路輸入輸出管腳數(shù)目將急劇增加，運(yùn)行頻率的增加對(duì)信號(hào)時(shí)間延遲的要求將更為苛刻。為適應(yīng)這類產(chǎn)品的需求，新型的封裝方式將誕生，新型的封裝方式的封裝管腳數(shù)目將達(dá)到數(shù)千只水平，信號(hào)延遲再度降低、散熱性能增強(qiáng)、抗惡劣環(huán)境等性能再度提高。此類新型封裝方式適用于最高端的集成電路產(chǎn)品，代表著最高水平的封裝技術(shù)，但因成本等因素還不能成為主流。
芯片表面貼裝成為實(shí)用技術(shù)
隨著系統(tǒng)集成和新技術(shù)的發(fā)展，集成電路芯片將開始不再通過封裝過程而直接裝配在電路基板上，倒裝芯片(FCIP)技術(shù)將是最早實(shí)現(xiàn)這一形式的實(shí)用技術(shù)，其他新型的表面貼裝封裝方式將會(huì)誕生，但仍不會(huì)大規(guī)模進(jìn)入主流封裝領(lǐng)域。各種新型封裝技術(shù)促使集成電路封裝工序與整機(jī)/模塊裝配工藝的前端工序漸漸融合，這種變化使傳統(tǒng)的封裝與組裝的界線和區(qū)別消失，涵蓋封裝和組裝的新興領(lǐng)域?qū)?huì)誕生。
芯片制造技術(shù)：納米級(jí)加工技術(shù)向縱深發(fā)展
晶片直徑繼續(xù)增大
目前，世界主流生產(chǎn)線采用的晶片直徑正在從200mm(8英寸)向300mm(12英寸)過渡，下一步將開始向400mm(16英寸)發(fā)展，預(yù)計(jì)實(shí)用化的400mm晶片將在2007～2010年間問世，屆時(shí)晶片的大型化將顯著提高生產(chǎn)效率和成品率。雖然增大晶片直徑會(huì)帶來巨額投資，但在未來5～10年內(nèi)，這仍將是集成電路芯片制造領(lǐng)域內(nèi)一個(gè)明顯的發(fā)展趨勢。
特征尺寸持續(xù)縮小
2004年，集成電路的特征尺寸開始正式進(jìn)入納米階段，90nm線寬的集成電路被大規(guī)模應(yīng)用在CPU、DSP等復(fù)雜集成電路中。根據(jù)預(yù)測，2007年將實(shí)現(xiàn)65nm，2010年將實(shí)現(xiàn)45nm，2013年將實(shí)現(xiàn)32nm，2016年將實(shí)現(xiàn)22nm量產(chǎn)。
納米級(jí)光刻工藝將廣泛使用
未來5年，集成電路芯片制造技術(shù)將全面進(jìn)入納米階段，如何研發(fā)與生產(chǎn)工藝相匹配的光刻技術(shù)將成為主要問題。雖然當(dāng)前浸潤式光刻技術(shù)已經(jīng)在90nm～6
銅互連工藝將繼續(xù)拓展并得到廣泛使用
目前銅互連技術(shù)已被眾多的生產(chǎn)廠家應(yīng)用于高端電路產(chǎn)品的加工生產(chǎn)中，而且由原來的6～7層互連發(fā)展到現(xiàn)今的9～10層互連。圍繞著銅互連技術(shù)產(chǎn)生了一系列集成電路芯片制造工藝的改進(jìn)，而且相應(yīng)的技術(shù)改進(jìn)目前仍在進(jìn)行當(dāng)中。在未來5～10年內(nèi)，銅互連技術(shù)本身以及相關(guān)技術(shù)將繼續(xù)拓展并趨于成熟和完善，最終完全替代鋁互連技術(shù)成為主流技術(shù)。
新型器件結(jié)構(gòu)的產(chǎn)生將帶動(dòng)新工藝誕生
隨著器件特征尺寸的持續(xù)縮小，未來5～10年內(nèi)，集成電路的發(fā)展將遇到材料復(fù)雜性和系統(tǒng)復(fù)雜性大幅度提高所帶來的阻礙。因此，諸如雙柵器件/垂直器件、單電子存儲(chǔ)器和相變存儲(chǔ)器等將是滿足65nm以下器件生產(chǎn)的必要條件。另外，對(duì)于45nm以下的器件生產(chǎn)，需要探索更具革新性的器件結(jié)構(gòu)。隨著新型器件結(jié)構(gòu)的產(chǎn)生，相關(guān)的加工技術(shù)將發(fā)生本質(zhì)性的變化，新的加工工藝亦將誕生。
測試技術(shù)：高檔測試系統(tǒng)不斷成熟
芯片可測性設(shè)計(jì)技術(shù)進(jìn)一步完善，測試環(huán)節(jié)分散化
隨著集成電路產(chǎn)品生命周期越來越短，產(chǎn)品的上市時(shí)間周期要求更加苛刻，新的設(shè)計(jì)和制造技術(shù)的引入速度加快，現(xiàn)有的以內(nèi)建測試單元為代表的可測性設(shè)計(jì)技術(shù)將實(shí)現(xiàn)本質(zhì)性變化。這些變化主要表現(xiàn)為電路中測試環(huán)節(jié)數(shù)目將增加，電路測試將體現(xiàn)在電路制造的每一環(huán)節(jié)之中，從設(shè)計(jì)、生產(chǎn)直至封裝，每一個(gè)環(huán)節(jié)均與測試密不可分，分散化的測試將變得更加簡捷。
高檔測試系統(tǒng)將實(shí)現(xiàn)對(duì)大規(guī)模、高速電路的并行測試
為滿足高速、高密度、SoC、ASIC等新型芯片的測試要求，測試系統(tǒng)的制造工藝、設(shè)備結(jié)構(gòu)、部件性能均得到提高。新技術(shù)、新器件的使用，提高了測試系統(tǒng)的速度和性能，測試系統(tǒng)將實(shí)現(xiàn)高速、高密度、高通用性，可以完成對(duì)大規(guī)模、高速電路的并行多器件快速并行測試。但是，這類設(shè)備將是價(jià)格昂貴、體積龐大的大型設(shè)備。
測試設(shè)備所占比重加大，集成電路測試成為獨(dú)立領(lǐng)域
由于集成電路的測試在生產(chǎn)過程中的比重增加，生產(chǎn)過程中測試設(shè)備的采用數(shù)量亦將大幅度增加，加之生產(chǎn)過程完成之后，仍需對(duì)產(chǎn)品進(jìn)行成測，測試系統(tǒng)在集成電路專用設(shè)備中所占的比重加大。這將給電路生產(chǎn)商帶來成本上的負(fù)擔(dān)，同時(shí)也為測試與芯片制造、封裝分離，向獨(dú)立的方向發(fā)展提供了空間。
當(dāng)今，集成電路封裝測試已經(jīng)開始向各自獨(dú)立、自成領(lǐng)域的方向發(fā)展，在未來5～10年內(nèi)，集成電路測試將徹底完成這一過程，集成電路生產(chǎn)過程將徹底細(xì)分為“電路設(shè)計(jì)、芯片制造、電路封裝、電路測試”四大領(lǐng)域。
評(píng)論